信息时代

  1. 微电子产业是信息时代的基础
  2. 基于硅的晶体管是最基本的信息载体
  3. 以硅/半导体为基础的微纳加工技术是信息时代的材料技术基础

IC制造高度专业化

  • 设计->制造->测试->封装

芯片制造工艺

  • 芯片制造工艺是指由“硅片”到“集成电路结构晶圆”之间的工艺步骤

二氧化硅在半导体制造中的作用以原因

  1. 作用
    1. 层间隔离
    2. 器件隔离
    3. 屏蔽层
  2. 原因
    1. 电阻率高，大于10MΩ·cm
    2. 击穿场强大，大于10MV/cm
    3. 禁带宽度较宽，越9eV

微纳加工技术的使用场合

  1. 集成电路领域
  2. MEMS传感器（如用在投影机里面的DLP芯片)
  3. 医疗微电子（如使用带摄像头的胶囊来看人体内的情况，通过一个微系统控制药释放的速度）
  4. 平板显示行业
  5. 太阳能电池行业

微纳加工技术的特点

  1. 资本密集。超净间和设备需要大量资金投入
  2. 分批工艺。单个晶元上有上亿的晶体管
  3. 杰出的可生产性。良率控制在95%以上,可靠性强（寿命要求不小于10年）
  4. 随着产品更新换代，成本更加低
  5. 技术渗透性强。集成电路，MEMS，太阳能电池，平板显示器，医疗微电子等领域都离不开微纳加工技术

微纳加工技术中选择Si作为常用材料的原因

  1. Si是人类能做的最纯净、没有缺陷、最完美的材料
  2. Si资源丰富，是地壳中第二大丰富的化学元素
  3. Si形成的SiO2界面性好，Si材料提供了可控、稳定且可重复生产的表面SiO2钝化层，从而使现代集成电路技术真正可以实现
  4. 在众多半导体中，Si是唯一能够通过氧化形成稳定绝缘层的材料

集成电路发展历程

  1. 历史上第一个晶体管(点接触)是1947年在美国贝尔实验室研制出来；1956年获得了诺贝尔奖，发明人是：威廉·肖克利，约翰·巴丁和沃尔特·布拉顿
  2. 1949年第一个面结型晶体管诞生
  3. 1958年第一个集成电路只有一个晶体管加3个电阻和1个电容,基片用的材质是锗；获得了2000年的诺贝尔奖；器件之间的连线就是简单的用焊接实现的
  4. 1959第一个硅基集成电路实现，也只有4个晶体管加2个电阻
  5. 1960年平面工艺技术诞生,塑造了现代IC制造的基本特征
  6. 1960年MOSFET诞生，从此MOSFET成为成为构建集成电路的主要器件。相对于BJT，MOS具有更高的集成密度，更低的功耗以及更好的电路设计灵活性

平面工艺

  1. 定义：在Si半导体上通过氧化、光刻、扩散、离子注入等一系列流程，制作出晶体管和集成电路的工艺；器件和电路都是在芯片表面一层附近处，整个芯片基本上保持是平坦的
  2. 特征：批量生产，成本低廉

摩尔定律

  1. 当价格不变时，集成电路上晶体管的数目，约每隔18~24个月便会增加一倍，性能也将提升一倍
  2. 摩尔定律是一个经济学定律
  3. 在摩尔定律下，新一代产品的的体积缩小30%(实现相同功能的前提下)，晶体管密度增加一倍，开关管开关速度增加0.5倍，功耗降低，成本降低，功能增加
  4. More than Moore’s Law(MtM):更加注重系统集成而不是增加晶体管数量
  5. SoC(System on Chip)片上系统;SiP(System in Package)系统级封装
  6. 特征尺寸每两年缩小0.7倍，0.7≈1/根号二

微电子工艺综述

  1. 微纳加工工艺技术分类：
    1. 光刻：在硅片上图上光刻胶，然后通过曝光显影的办法把集成电路版图投影到硅片上的光刻胶上
    2. 刻蚀:除去裸露部分的硅或者介质材料，从而把光刻胶上的图形转移到硅片上，具体工艺手段分为：
      1. 湿法腐蚀
      2. 干法刻蚀
    3. 掺杂：分为离子注入和热扩散
    4. 热处理：包括热氧化来制备介质膜，杂质的热扩散，离子注入后的热退火以及硅化物形成过程中的热处理
    5. 介质膜的沉积：微电子器件和集成电路中需要大量的各种介质层和隔离结构，制作方法是化学气相沉积(CVD)
    6. 化学机械抛光（CMP）：这是一种平坦化的技术，在现代集成电路的布线中，也用它来做图形加工，就是所谓的大马士革工艺
    7. 金属化：形成器件的引出电极以及电路的互连线，实现手段主要是：溅射和电镀
  2. 加工步骤：
    加工步骤
    加工步骤
    • 通过氧化，在晶元上长一层很厚的氧化层（场氧化层），这个氧化就是得到二氧化硅材料
    • 旋转涂胶的方法涂上一层光刻胶，光刻胶是一种有机物，起到图形转移的作用
    • 曝光，激光通过掩膜版，将图形照到了光刻胶上
    • 显影，将已经曝光的光刻胶移除
    • 刻蚀，将没有光刻胶保护的二氧化硅的部分移出
    • 将光刻胶移出
    • 再一次进行氧化，生长出高质量的栅极介质氧化层，也是二氧化硅
    • 沉淀一层多晶硅材料
    • 图形化方式将栅极图形转移到删介质层的二氧化硅上面
    • 通过离子注入的方式将掺杂给加入进去
    • 沉积氮化硅
    • 包含了接触口的图形化
  3. 在集成电路工艺制备过程中，就是加材料，图形化，减材料的过程不断循环，在每一循环中，后一次的图形需要和前一次的图形对准

超净间简介

  1. 为了保证零缺陷需要：避免引入颗粒，避免金属离子；颗粒引起成品率和可靠性问题，金属离子沾污会引起电性能和可靠性问题
  2. 超净间的净化级别：典型的IC Fab为光刻10级（每立方英尺中直径超过0.5um的颗粒不大于10个），其它工艺操作区为100级，“灰区”为1000级或者10000级
  3. 0.1~0.3um的颗粒最棘手：更大的颗粒容易沉淀，更小的颗粒容易凝结到更大的颗粒中
  4. 人员是一个重要的污染源，所以应当尽量采用SMIF(Standard Mechanical interface)和自动传输系统
    • SMIF是一个具有标准接口的盒子，可以与各个工艺设备来对接
  5. 人员需要穿戴特制的超净服，经过封磷才能进入超净间
  6. 超纯水：IC制造中用的超纯水电阻率必须超过18MΩ·cm，制备过程包括多级数值过滤以及反渗透离子过滤；超纯水的输运需要通过特殊的聚四氟管道进行
  7. 标准的硅片的清洗流程叫做RCA清洗
    1. 浓硫酸+双氧水去除有机物，H2SO4碳化有机物，H2O2使C氧化成CO2
    2. 氢氟酸去除二氧化硅
    3. 氨水+双氧水去除可能的重金属离子沾污
    4. 盐酸去除碱金属离子沾污
    5. 超纯水漂洗
  8. 超净间净化级别（最新的级别定义规范是Fed.Std.209E）
    1. 英制： CLASS（X）：单位立方英尺中的空气中，直径超过0.5um的颗粒不超过X个，1英尺=12英寸=30.48厘米
    2. 公制： M(X):单位立方米的空气中，直径超过0.5um的颗粒不超过10^M个
  9. 超净间的“无尘”的原因：
    1. 层层筛选滤除空气中的颗粒物，大颗粒使用超细纤维过滤，小颗粒使用静电吸附
    2. 空气流动采用层流的方式
    3. 设备使用无尘的材料制造
    4. 晶元在迷你工作台之间转移使用SMIF
  10. 超净间温度要求：20~22℃，湿度要求：40~46%RH
  11. 超净间着装要求：
    1. 佩戴帽子，护目镜，面罩，手套，超净服和靴子
    2. 超净服由合成纤维制作，里面有一层是聚四氟乙烯材料。超净服是导电的，因此不会积累电荷产生静电发电或者吸附颗粒

集成电路工艺用到的材料

  1. 单晶材料：结构晶体内部的微粒在三维空间呈有规律地，周期性的排列。整个晶体中质点在空间的排列短程有序，而且长程有序。单晶整个晶格是连续的
  2. 多晶材料：多晶是众多取向晶体的单晶的集合，短程有序，长程无序
  3. 非晶材料：短程长程均无序

单晶硅的特性及生长方法

  1. 熔融的单质硅在凝固时，硅原子以金刚石晶格结构，排列成许多晶核，如果这些晶核长成晶面取向相同的晶粒，则这些晶粒平行结合起来便结晶成单晶硅。单晶硅具有准金属的物理特性，有较弱的导电性，其电导率随温度升高而增加
  2. 单晶硅英文：Monocrystallinesilicon/Single Crystal Silicon
  3. 制备单晶硅的原材料是高纯度的多晶硅材料
  4. 多晶硅原料的制备：
    1. 从石英砂中提炼冶金级硅（纯度98%）
    2. 用冶金级的硅粉提炼电子级的硅（纯度9~11个“9”）
  5. 单晶硅的生长：
    1. 直拉法（CZ）（生长单晶硅的棒材），切克劳斯基发明，
      • 在一个直筒型的热系统里面，用石墨电阻加热，将装在高纯度石英坩埚中的多晶硅熔化，然后将籽晶插入熔体表面进行熔接，同时转动籽晶，再反转坩埚，籽晶缓慢向上提升，经过引晶，放大，转肩，等径生长，收尾等过程，一支单晶硅就能生长出来
    2. 区熔法（FZ）（生长单晶硅的棒材）
    3. 外延法（生长单晶硅薄膜）
  6. 在集成电路中主要用的是CZ的抛光片或者是外延片
  7. 直拉法生长机理：
    1. 可生产大直径单晶，是目前IC用Si单晶的主流拉制方法
    2. 将电子级多晶硅原料在石英坩埚中加温至Si的熔点以上使其熔化，“拉制”是溶液在籽晶上冷凝并规则排布的过程，采用单晶籽晶作为起始材料，籽晶的晶向决定着所拉出单晶的晶向
    3. 核心问题是温度场的控制，拉晶速度决定了单晶棒的直径，而单晶的晶格完整性，掺杂均匀性等也主要由冷凝过程的温度分布决定
    4. 直拉法中晶体在熔体表面处生长，而不与坩埚相接触，这样能显著地减小晶体的应力，并防止锅壁的寄生成核
    5. 高温下石英晶坩埚中的O、C等杂质会进入Si溶液，如何处理这些杂质也是一个关键问题
  8. 单晶硅棒通过切片得到硅片，硅片尺寸一般有4寸，6寸，8寸或者12寸，通过化学机械抛光磨平表面，再在化学溶液中腐蚀，获得表面非常光整的单晶硅片（厚度约0.5mm，直径约300mm）
  9. 几种常见的半导体化学性质比较
    1. 禁带宽度：GaAs(砷化镓)>Si>Ge,因此Si的PN结反向电流比Ge小
    2. 禁带类型，Si和Ge都是间接带隙，GaAs是直接带隙，因此光电器件采用GaAs
    3. 电子迁移率：Si<Ge<GaAs,因此Si不适于在高频下工作，高频高速以及微波器件多采用GaAs

集成电路和其它微结构器件中需要多种多样的薄膜

  1. 介质膜：高质量的超薄氧化层薄膜，绝缘性能好，包括MOS器件的栅氧化薄膜
    1. 超薄，1~3nm；很低的界面态；很好的绝缘性，约9eV bandgap，击穿场强需要7~15MV/cm；能够阻止硼（B）穿过
    2. 包括高质量超薄介质层和低热预算介质薄膜
    3. 制备技术：
      1. 热氧化和ALD(Atomic Layer Deposition，原子级沉积)技术
      2. CVD(Chemical Vapor Deposition)技术：在器件形成或者金属互联之后淀积介质膜，要求低的热预算（thermal budget，温度与时间的乘积），使得在淀积薄膜的工艺下，不对已经形成的器件的杂质分布或者已经形成的金属互联网络产生不好的影响
    4. 氧化的速率受温度和氧化时间的影响很大。当氧气浓度很丰富时，二氧化硅的生长速度由硅键断裂速度决定，而此过程大部分取决于温度的高低。为了得到致密的氧化层，必须使反应炉内的温度保持恒定
    5. 二氧化硅在整个工艺流程中多次用来作为硅衬底保护层和连个电极之间的隔离层
    6. 氮化硅非常致密并且比其他材料更能抵抗杂质扩散
  2. 金属膜
    1. 布线层数和总长度：10层布线，最细线宽在45nm左右，而布线总长度可达到5公里量级
    2. 包括用于金属半导体接触的和用于金属互联网络的
    3. 制备技术：
      1. 溅射，蒸发，电镀
  3. 单晶态的半导体薄膜
    1. 制备技术：外延
  4. 为了满足不同的应用场景的要求，对薄膜的要求也是不同的，制备技术的选择和优化要针对应用的需求：应力，附着性，化学稳定性，化学腐蚀的选择性和可加工性，保角性(conformation)
    1. 保角性：在图形的面上，沉积的速度大致相同
  5. 二氧化硅的应用
    1. 在MOSFET中
      1. 栅极氧化
      2. 绝缘层
      3. 钝化层
    2. 在IC中
      1. 器件隔离
      2. 层间介质
      3. 掩蔽层
  6. IC中使用的SiO2是非晶体，即短程无序，长程也无序。晶体二氧化硅的密度2.65g/cm3,非晶体二氧化硅的密度2.2g/cm3

ALD(Atomic layer deposition)原子层沉积

  1. 原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法
  2. 通常用来制作MOS器件的栅氧化层(又薄质量又高的氧化层)
  3. 不是靠衬底（Si）氧化，而是靠化学气相沉积，可用于制备非SiO2系列的high-k(高介电常数)介质

热氧化过程

  1. 氧化气氛
    1. 干氧：O2;干氧能够提供更好的氧化质量和Si/SiO2界面，良好的界面性使得Si超越别的半导体材料，成为半导体工艺中最受欢迎的一种
    2. 湿氧：O2和H2O；需要注意，水汽在二氧化硅中的扩散速度远远大于氧气在二氧化硅中的扩散速度，可以形成厚的氧化层
    3. 其他添加元素：H（H2），Cl（TCA或者TCE），N（NH3或者N2O）。其中含氯氧化目的在于去除金属离子
    4. 实际生产中会采用dry-wet-dry-anneal的组合形式来进行氧化。anneal即退火，可以促进原子重排，将未反应的Si离子氧化，并减少界面缺陷
  2. 热氧化过程
    热氧化过程
  3. Deal-Grove模型
    Deal-Grove
    Deal-Grove
  4. 氧化工艺中应注意的其他问题：
    1. Na、K等碱金属离子在SiO2中是块扩散杂质，将在SiO2中起移动电荷作用，引起MOS器件阈值电压漂移。因此要严格栅氧化前的硅片清洗和氧化环节的污染控制。氧化气氛中通少量HCl气氛也是控制金属离子沾污的一个办法
    2. Si/SiO2界面的缺陷将成为MOS器件栅下的界面态，也会引起MOS器件阈值电压漂移。需要优化氧化前的硅片表面处理，优化氧化工艺，尽量减少Si/SiO2界面缺陷
    3. 后续的家文过程中可能会引起多晶硅删中的B参杂穿透SiO2层进入沟道（B在SiO2中是快扩散杂质），从而改变沟道内的杂质分布；应对办法：提高SiO2的致密性，如采用氧化时加少量NO，形成更致密的SiON；采用尽可能厚的栅介质；不采用参杂的多晶硅栅
  5. 氧化层质量的影响因素：
    1. 衬底洁净度
    2. 气体的纯净度
    3. 氧化过程
  6. 反应扩散模型，可以有效解释氧化膜厚度大于20nm的时候，超薄氧化层不适用此模型，如栅氧
    基础公式
    基础公式
    反应扩散模型
    反应扩散模型
    1. 氧化层很薄的时候，氧化速率由反应速率控制；氧化层很厚的时候，氧化速率由扩散速率控制
    2. k是反应速率常数，D是扩散系数，C0是氧化剂在SiO2中的固溶度，N是单位体积二氧化硅中氧分子数，x0表示t=0时刻氧化膜厚度。其中k，D和C0均与温度有关，C0还与压强有关，可以增大压强提高C0
  7. 影响氧化反应速率的因素：
    1. 温度
    2. 压强
    3. 重掺杂削弱Si-Si键，提高了反应速率
    4. 含氯氧化，cl能与绝大多数金属反应，生成的氯化物易挥发，提高了反应质量。反应副产品H2O的加入加快了反应速率
    5. 不同的晶向反应速率不同，原因在于晶面之间的距离不同，111面最快，100面最慢

干氧湿氧法的特点及原因

  1. 干氧：氧化层质量高，Si/SiO2界面特性更好，但是反应速率较慢
  2. 湿氧：氧化层较稀疏，通常适合生长较厚的氧化层，反应速率较快
  3. 原因：水分子比氧分子小，更容易在SiO2中扩散，水分子在SiO2中的溶解度大于氧分子

RTO（Rapid Thermal Oxidation）

  1. 超薄氧化膜（如栅极氧化膜）在低温或者低压下很难操控 ，不易生长
  2. RTO技术能够生长1.8nm的氧化膜，氧化硅片的使用高功率的碘钨灯加热硅片以降低Thermal Budget，反应温度在1000℃左右，反应时间是毫秒级，更高的反应温度能够生长高质量的薄膜。RTO工艺只能单片操作，但是每一片消耗的时间很短。RTO技术的缺点在于，温度均匀性很难保证

Si/SiO2表面的杂质分离

分离系数
分离系数
  1. 参杂的硅片在氧化和退火过程中，杂质会重分布，因为杂质在Si和SiO2中的平衡浓度不同
  2. 氧化过程中，新生长的SiO2会吸引受体，如硼（B），并且排斥施主，如磷（P）和砷（As）
  3. 杂质在SiO2中没有电学活性

热氧化前的清洗

  1. SC1标准清洗，去除有机物和金属，使用氨水，80摄氏度
  2. SC2标准清洗，去除离子，使用盐酸，80摄氏度
  3. 自然氧化层去除，使用HF，室温，几十秒时间就完成
  4. 评估清洗干净的标准是检测清洗后的水的电阻率是否超过18MΩ·cm

Si/SiO2氧化层电荷

  1. 评价界面的好坏
    1. 氧化层中的电荷越少越好
    2. 界面缺陷越少越好，即界面上Si的断键（悬挂键）越少越好
  2. 可移动离子
    1. 阳离子Na会在氧化层中移动
    2. 氧化前的清洗非常重要，可以减少离子污染
  3. 固定氧化电荷
    1. 在Si片表面的传输去区域由于最后停止O的输送导致Si与O没有形成完全的Si-O键（未完成的氧化反应）
    2. 可以通过后续的退火进行原子重排来减少，但是无法避免，因为与工艺相关
  4. 氧化层内部残留电荷
    1. 由非桥氧所致，可正可负
  5. 表面残留电荷
    1. Si/SiO2表面原子级突变，形成缺陷
    2. 晶格不对齐导致的悬挂键
    3. 可以通入H2与Si形成Si-H键来降低缺陷态，但是不如Si-O稳定，在高压大电流，有应力的情况下，Si-H键容易断裂，影响器件特性

LOCOS & STI

  1. LOCOS（Local Oxidation of Silicon，局部氧化隔离）是硅的选择性氧化，SiN作为扩散掩膜层，绝大多数分子很难扩散穿过SiN。先在有源区覆盖一层SiN，接着在暴露的隔离区通过湿氧氧化生长一层较厚的氧化层，最后去除SiN层，形成有源区，在有源区中制作器件。
  2. SiN可以防止O2或者H2O扩散至底层与Si发生氧化反应，但是SiN无法防止气体从侧面扩散，导致横向氧化，因此会形成鸟嘴（bird’s beak），鸟嘴处应力较大，易形成缺陷
  3. STI即浅沟槽隔离，先淀积氧化硅，然后在隔离区腐蚀出一定深度的沟槽，再进行侧墙氧化，用CVD的方法在沟槽中淀积SiO2，最后通过CMP法平坦化，形成沟槽隔离区和有源区。与LOCOS相比较，更有效地隔离了器件，表面非常平坦，有利于下一代工艺的加工。但是STI工艺贵且复杂
    LOCOS
    LOCOS

氧化膜厚度测量

  1. 椭偏仪，可以同时测量厚度与折射率，精度达到1nm，原理是光的偏振，可以测量介质膜
  2. 台阶仪，可以测量多种膜，但是需要 先刻蚀出一个台阶

外延

  1. 一种特殊的CVD过程三种外延过程，淀积产物呈单晶状态
    外延技术
    外延技术
  2. 为了形成单晶，外延与普通CVD有两点主要不同：
    1. 衬底界面处理更加苛刻，需要利用衬底的晶格来引导薄膜的单晶生长
    2. 生长温度比普通CVD高很多
  3. 典型应用：
    1. 功率器件：功率器件中耐压较高的器件需要在高阻的半导体上制备，同时为了使整体串联电阻很小，衬底需要低阻。整个wafer的上面是低参杂，下面高参杂，而且低参杂的厚度很厚，达到几十微米
    2. 改变硅的晶格常数，制备高迁移率应变沟道

溅射、蒸发和电镀（制备金属薄膜）

  1. 集成电路对金属化的主要要求：
    1. 金属与半导体接触
      1. 肖特基接触
      2. 欧姆接触
        1. 高参杂后利用遂穿机制形成欧姆接触
        2. 硅化物的使用。在金属与半导体接触时，通常使用硅化物来作为接触层，避免金属和硅化物的共融体。主要采用钛硅化物，钴硅化物，镍硅化物
    2. 金属作为互连线。Al是目前集成电路工艺中最常用的金属链接材料，电阻率较低，工艺简单，易形成欧姆接触。但是铝容易形成电迁徙（高电流密度引发的电子风造成电迁徙），而且铝的RC延迟比较大。目前金属互联正从铝互联转向铜互联。但是铜的刻蚀比较困难，需要采用大马士革工艺。此外，为了简化工艺，在一些短距离的“局部互连”常使用多晶硅和硅化物。
      1. 有良好的导电性
      2. 容易与N型、P型硅形成低阻欧姆接触
      3. 与硅和二氧化硅等有良好的粘附性
      4. 易于淀积和刻蚀，便于键合
      5. 性能稳定可靠
      6. 互连线对台阶的覆盖性要好
  2. 蒸发：不易制备合金的膜
  3. 溅射（PVD）：可以制备合金膜，粘附性好，但是台阶覆盖性不太好
    溅射
    溅射
  4. 电镀：台阶覆盖性最好
  5. 典型的金属化应用场合总结
    金属化
    金属化

光刻工艺综述

  1. 光刻常用在：有源区的图形化，栅极的图形化，接触孔的图形化，金属图形化
  2. 光刻过程的信息流：设计人员CAD设计->版图转移到掩膜版上MASK->通过光刻工艺在光刻胶表面的空中形成aerial image->转移到光刻胶表面real image->在1um的光刻胶里面形成Latent image->显影后形成Resist image->在器件上形成Device Layer；Each step can lose information, distoring device pattern
  3. 典型的图形化转移步骤：
    1. 旋转涂胶
    2. 曝光
    3. 显影
    4. 湿法刻蚀
    5. 去除光刻胶

光刻工艺详解

  1. MOS制备工艺中栅极的光刻步骤
    光刻步骤](http://i.imgur.com/fkNnt3m.png)![光刻步骤
    光刻步骤](http://i.imgur.com/fkNnt3m.png)![光刻步骤
    1. 硅片清洗：将表面的颗粒和污染物去除，增强光刻胶和硅表面的附着力
      1. 化学清洗
      2. 去离子水漂净
      3. 甩干
    2. 预烘及涂底胶
      1. 预烘在100℃左右，目的是去除硅片表面的水汽
      2. 涂底胶一般涂一层非常薄的HMDS，能够很好地促进光刻胶和硅片表面的结合
    3. 涂光刻胶
      1. 光刻胶旋图的厚度影响因素：
        1. 光刻胶的种类
        2. 光刻胶的粘度
        3. 真空吸盘的转速
      2. 光刻胶喷嘴在喷完光刻胶之后需要suck back（回吸）的动作，目的是避免悬在喷嘴口上的光刻胶掉落在硅片上
      3. 光刻胶旋涂后不仅覆盖硅片的正表面，还会覆盖边缘和背面一部分。边缘和背面的部分光刻胶称作Edge bead，需要去除（Edge bead removal，EBR），方法有化学EBR，曝光EBR
    4. 软烤：将光刻胶里面80%的溶剂蒸发掉，提高光刻胶和硅片的粘附性
      1. 温度90℃~100℃
      2. 具体温度和软烤时间需要具体设置
      3. 方法：
        1. 烘箱退火
        2. 电炉烘烤
      4. 过渡烘烤会降低光刻胶的光敏度
    5. 对准：
      1. 这一步工艺决定了整个微纳加工的最小线宽
      2. 分类：接触式，接近式，投影式
    6. 曝光
      1. 分为接触式，接近式和投影式
    7. 后烤：停止光化学反应，让光刻胶的侧面光滑，提高精度，均匀驻波对光刻胶侧面带来的形貌的影响
      1. 温度高于软烤的温度，100℃，烘烤10分钟
    8. 显影，硬烘和检测
      1. 在碱性溶液中显影，沉浸式或者喷雾，可以利用超声波来搅拌，让反应均匀
      2. 硬烤目的是将光刻胶中所有的溶剂都蒸发，光刻胶完成聚合化和剥离化，提供光刻胶抵抗刻蚀和注入的能力。同时在硬烤过程中，光刻胶内部的流动将内部的针孔给填满了
  2. 光刻机的原理：光的衍射
    1. 光刻机就是讲掩膜版上的图形与前次工序中已刻在硅片上的图形对准后，再将硅片表面的光刻胶进行曝光实现图形复制的设备
    2. 三个主要性能指标：
      1. 分辨率
        • 是可以曝光出来的最小特征尺寸
      2. 对准和套刻精度
        • 是描述光刻机加工图形重复性能的一个指标，是层间套刻精度的度量，主要取决于掩膜版和硅片的支撑平台图形对准和移动控制精度性能
      3. 产率
        • 每个小时可加工的硅片的数目
  3. 接触式光刻：掩膜版直接与光刻胶接触
    1. 优点：结构简单，成本低，光的衍射效应小，曝光出来的图形与掩膜版上的图形分辨率相当，设备简单
    2. 缺点：光刻胶污染掩膜版，产能低
  4. 接近式光刻：掩膜版和光刻胶略微分开，越2~20μm
    1. 优点：可以避免与光刻胶的直接接触而引起的掩膜版损伤
    2. 缺点：引入了衍射效应，降低了分辨率
  5. 投影式曝光：在掩膜版和光刻胶之间使用透镜聚集光实现曝光。一般掩膜版的尺寸会以需要转移图形的4倍制作
    1. 优点：提高了分辨率；掩膜版的制作更加容易；掩膜版上的缺陷影响减小
    2. 缺点：成本非常高，维护成本也很高
    3. 分类：
      1. 扫描投影曝光（Scanning Project Printing）
        • 掩膜版1：1，全尺寸
      2. 步进重复投影曝光
        • 掩膜版缩小比例（4：1），曝光区域22X22mm
  6. 掩膜版由石英作为基座，表面有一层50~500nm的铬层或者乳胶层，这层是带图形的
    1. 掩膜图形的制作方法有：镭射光刻写（不精确），电子束刻写（精确），两种方式都比较慢，需要几个小时
  7. 光刻胶：光刻胶对光线敏感，所以需要在黄光下进行操作。光刻胶=基材+感光材料+溶剂
    1. 正性光刻胶：曝光区域更容易在显影液中溶解（光照破坏了聚合物链式结构）
    2. 负性光刻胶：曝光区域更不容易在显影液中溶解（光照促使产生了链式结构）
    3. 对光刻胶的要求：
      1. 旋涂方便
      2. 曝光性好
      3. 尺寸稳定
      4. 抗刻蚀
    4. 光刻胶的清洗
      1. 浓硫酸+双氧水去除金属
      2. 使用有机溶剂清洗，但是很难去除硬化的光刻胶
      3. 氧的等离子体，将光刻胶燃烧
  8. 光线通过掩膜版后进入光刻胶，在硅片表面反射，与入射的光波产生干涉，形成驻波（standing wave），驻波的强光区域在显影时候溶解更多，驻波的弱光区域在显影的时候溶解更少，从而导致形成波浪状的侧面图形。避免形成驻波的方法：
    1. 在光刻胶里面加入吸收性更强的成分，削弱反射光
    2. 使用多层光刻胶
    3. 在硅片表面涂上一层防止反射的图层（bottom anti-reflection coating，BARC）。光刻胶不平整，底层反射会使被掩膜保护的光刻胶也得到了曝光，此时必须使用BARC材料。图形化工艺之前必须要平坦化工艺
    4. PEB（后烤）均匀驻波对光刻胶侧面带来的形貌的影响
  9. 多层对准（Overlay）产生的误差
    1. 掩膜版和硅片的热膨胀系数不同导致硅片上的图形与掩膜版上面的图形有误差，称为：Thermal run-in/run-out error
    2. 往同一个方向偏移（translation error）
    3. 旋转偏移（Rotational Error）
    4. 最大允许误差不能超过特征尺寸的1/3
  10. 采用OPC（optical proximity correction）的方法对由于光学衍射和干涉带来的图形畸变
  11. 提高光刻分辨率的若干技术
    1. 更短波长的光源
      1. 汞灯G线波长436nm，H线405nm，I线365nm；KrF准分子激光波长248nm；ArF准分子激光波长193nm。进一步缩小波长，一方面受到没有足够功率和稳定性激光器的限制，另一方面也受到光线大气吸收的限制
    2. 浸润式光刻技术
      1. 在光刻胶和投影镜头之间填充介电常数n大于1的物质，如水，等效波长就会减小为原来的1/n
    3. 移相掩膜技术（光强不变，相位翻转，相长干涉变成相消干涉），移相子通常由透明的薄膜如SiO2来担任
    4. DFM（Design For Manufacture）技术
    5. EUV（Extreme Ultraviolet Lithography，极紫外光刻）使用波长非常小的紫外光来进行光刻，是一套光反射系统，波长11.2nm。目前EUV的瓶颈是光强
    6. 偏轴入射光，可以提高NA，原因是增加了高阶衍射的入射量（高阶衍射光中携带了精细图形的信息）
  12. 光刻的非理想因素
    1. 光刻胶有厚度，上表面的光刻胶接收的光照比下表面强，显影过后，光刻胶的横截面呈现梯形。解决办法有：使用高对比度的光刻胶
    2. 光刻胶便面不平整，导致部分图形失焦，解决方案：平坦化工艺

平坦化工艺对光刻的重要意义

  1. 随着光刻工艺分辨率的提高，DOF（焦深）在下降，对焦过程中很容易失焦，平坦化工艺可以避免
  2. 在不平坦的表面，由于光刻胶厚度不均匀，导致曝光不均匀
  3. 不平坦的表面会导致光的散射，使得曝光过程不受控制

分辨率与焦深

  1. 最小特征尺寸：W=k1λ/NA（瑞利判据）。k1是工艺决定的参数，约0.6~0.8，λ为波长，NA为光学系统的数值孔径NA=n0*sinα，n0为中间介质的折射率，NA代表光学系统收集光的能力。
  2. 焦深（景深）DOF=k2λ/(NA)^2,k2也是工艺决定的参数。焦深越大，最小特征尺寸也越大，利用平坦化工艺可以解决焦深的问题

图形转移

  1. 图形转移就是利用光刻胶作为掩蔽，通过物理和化学的办法把下面的衬底或薄膜材料中没有被掩蔽的部分腐蚀掉。腐蚀的方式有：湿法腐蚀和干法刻蚀
  2. 湿法腐蚀：利用化学试剂进行腐蚀
    1. 通常是各向同性的，垂直和侧面刻蚀速率比约为1.2：1。但是KOH对Si的腐蚀与晶向有关，100面的腐蚀速率是111的一百倍
    2. 需要控制腐蚀液的浓度和腐蚀温度
    3. 不适合在更小尺度下进行刻蚀
    4. 只用于wafer的清洗和光刻胶的去除
    5. 温度敏感，工艺不好受控
    6. 均匀性不好，反应物在硅片表面运输受限
    7. 有时候与晶向相关
  3. 干法刻蚀：在腐蚀气体的气氛下完成腐蚀。为了增强腐蚀气体的化学活性，通常需要将腐蚀气体激发成等离子体
    1. 为了形成等离子体，反应在低压下进行
    2. 反应生成物应该是易挥发性的
    3. 离子轰击：
      • 电容极板的等离子状态下，等离子体与衬底表面会产生一个鞘层，鞘层产生的自电电势会加速这个离子轰击到衬底表面，离子轰击能量达到10~700eV。离子轰击增强腐蚀效果，腐蚀速率提高几到几十倍
      • 所以Wafer放在阴极，离子轰击的效果更明显
      • 离子轰击将被刻蚀材料表面的原子键破坏
      • 将再沉淀于被刻蚀表面的产物或聚合物打掉，使被刻蚀表面能再与刻蚀气体接触
      • 化学反应生成的聚合物淀积在侧壁，起到保护侧壁的作用，是的整个反应向下进行比较快
    4. 增强等离子体离化的手段
      1. 用电感耦合产生高密度的等离子体。可单独调节轰击电压和等离子体密度
      2. 电子回旋共振
      3. 磁性增强RIE
    5. 各向异性（Anisotropy）A=1-Vh/Vv,Vh表示水平刻蚀速度，Vv表示垂直刻蚀速度
    6. 选择性（Selectivity）Sab=Ea/Eb，Ea表示材料a的刻蚀速率，Eb表示材料b的刻蚀速率
    7. 影响干法刻蚀的因素：
      1. 压强
      2. 气体流量
      3. 射频功率
      4. 温度
      5. 腔体几何形状
  4. 各向同性刻蚀：以光刻胶的暴露的表面为起点，向下和向两侧的腐蚀速度相同
  5. 完全各向异性刻蚀：以光刻胶的暴露的表面为起点，腐蚀的放下仅仅向下进行，不向两侧扩展
  6. 部分各向异性刻蚀：腐蚀的过程向下推进，同时也向两侧扩展，但是速率不一样
  7. 刻蚀Si和SiO2
    1. 材料：CF4+O2，氧气是用来去除反应生成的聚合物
    2. 当氧气表较少的时候，随着氧气浓度的增加，刻蚀速率会增加；当氧气浓度高到一定程度，氧气浓度再上升，会导致刻蚀速率的下降
    3. H2的存在会导致刻蚀速率下降，而且刻蚀Si的速度下降更快
    4. 通过通入O2和H2来调节刻蚀速度和选择比
  8. 干法刻蚀的物理化学过程
    1. 化学腐蚀（中兴活性反应物参与）
    2. 等离子增强的化学腐蚀
    3. 离子轰击增强刻蚀
    4. 生成物的侧壁沉积
  9. 刻蚀过程中需要over-etch，确保刻蚀的完全性，同时也需要很高的选择比，如果选择比达不到要求，又需要over-etch，这时候需要加一层etch-stop层。
    1. 刻蚀Si上面的氮氧化物，需要先在Si上加一层SiO2充当etch stop layer
    2. 如果etch-stop layer很薄，在工艺的最后阶段可以通过降低功率的方式来提高选择比
  10. 湿法刻蚀机制：
    1. 固体与流体之间存在边界层，厚度在微米量级
    2. 反应物通过扩散穿过边界层到达wafer表面
    3. 热激发化学反应
    4. 反应物通过扩散穿过边界层离开
  11. 湿法刻蚀SiO2
    1. SiO2+6HF->2H2SiF6+2H2O
    2. HF对Si，SiNx和光刻胶的选择比很高
    3. 反应生成的H2O降低了反应液的酸度，反应速率随之下降
    4. 通过加入NH4F可以保持溶液中HF浓度的稳定，因为NH4F+H2O->NH4OH+HF
  12. Si的氮化物湿法刻蚀
    1. 使用热磷酸H3PO4，温度150~160℃
    2. 对Si和氧化物有着高的选择比，但是对光刻胶和金属的选择比很低
    3. 所以需要加一层硬掩膜来提高对光刻胶的选择比，解决光刻胶不耐酸的问题。（选择比在下面很低用etch-stop layer，在光刻胶部分很低用Hard Mask）
  13. Si/Poly-Si的湿法刻蚀
    1. 各向同性：Si+HNO3+HF->H2SiF6+HNO2+H2+2H2O
    2. KOH定向刻蚀Si的100面，保留111面不被刻蚀，得到原子级别的光滑面，倒金字塔形状
  14. Al的湿法刻蚀
    1. 氧化掉Al，然后用H3PO4刻蚀Al2O3，反应过程中会产生H2带来气泡，需要超声波辅助
  15. 干法刻蚀的分类：
    1. 溅射：离子轰击靶表面，转移动量，表面几层原子的化学键断裂。溅射的各向异性好，选择性差
    2. RIE（Reactive ion etch）：同时存在物理作用和化学反应，需要在各向异性和选择性之间权衡
    3. 化学干法刻蚀：各向异性差，更好的选择性
      不同材料的刻蚀
      不同材料的刻蚀

等离子体

  1. 自然状态下，气体中会有一小部分分子由于热激发而离化，离化后的离子在内部复合地非常快。
  2. 等离子体就是被激发的电离气体，可看作是高度离化的气体，相比分子总数量，它包含了很少的离化分子。这些例子处于热激发态，并快速重组。整体表现为近似电中性的电离气体
  3. 常见的等离子体：太阳，闪电，汞灯H线，I线就是水银的等离子体从激发态转到基态而发出的光
  4. 等离子体内部组成：电子+离子+分子+自由基+激发态（快要离化的分子）
    1. 活化基（Radicals）：中性分子失去外围电子形成的非常有活性的化学物质，参与各向同性的化学反应，形成易挥发的物质
    2. 激发态物质：化学活性也很高
    3. 正电离子和自由电子：由被电离的物质形成，在电场作用下加速，能量高，各向异性好，参与刻蚀的物理作用：离子轰击，物理溅射
  5. 举例：CF4
    1. 激发态：CF4*
    2. 自由基：CF3-，CF2–，F-
    3. 离子态：CF3+

Plasma Etch与RIE

  1. Plasma etch：Wafer 放在阳极（或者接地电极）一侧，属于各向同性刻蚀；避免了离子轰击，刻蚀主要依靠化学反应
  2. RIE：Wafer放在阴极（或者功率电极）一侧，各向异性较好
    1. 离子朝着Wafer加速，促进了更多的各向异性刻蚀
    2. 同时存在化学反应和物理作用
    3. 离子轰击增强了化学作用，并且是各向异性的
    4. 实质上，垂直的物理刻蚀是微不足道的，因为离子的动量不大（气压高意味着自由程短，加速距离短）

PID（Plasma Induced Damage）

  • 表面损伤，缺陷和玷污
  • 天线效应（金属、多晶硅刻蚀）。悬浮导体收集电荷，损伤下面的介质层

离子轰击可能的机制

  1. 离子轰击给Wafer表面造成的损伤对整个化学反应起到了催化作用
  2. 离子轰击直接分裂了反应物分子
  3. 离子轰击去除了那些抑制反应继续进行的不易挥发的物质

干法刻蚀与湿法刻蚀的比较

干湿法刻蚀的比较
干湿法刻蚀的比较

刻蚀的评价指标

  1. 选择比（有两个，膜与光刻胶，膜与下方一层的介质）
  2. 各向异性
  3. 均匀性

刻蚀中三个最重要的考虑要素

  1. 刻蚀的选择比
  2. 各向异性
  3. 离子轰击损伤

等离子体刻蚀的试剂中加入C、H、O的原因

  • C、H、O的有意引入目的在于使反应生成聚合物保护侧壁不被刻蚀，加强了各向异性的刻蚀

刻蚀的终点控制

  1. 干涉法，检测薄膜厚度
  2. 根据光发射谱，检测反应物浓度（最常用）
  3. 质谱法（最准确，最贵）

刻蚀中的若干问题

  1. 掩膜损失
    1. 刻蚀过程中光刻胶也会有所损失，使得光刻胶定义的窗口展宽，不利于定向腐蚀
    2. 解决办法：使用硬掩膜
  2. 侧壁沉积物的控制
    1. 反应生成有机物在侧壁的沉积过多会使得光刻胶定义的窗口缩小
    2. 通过反应气氛中接入小量的O2去除适当的侧壁生成物，使之不产生大量的堆积
  3. 侧壁堆积的聚合物对电路可靠性产生不利影响
    1. 刻蚀完成后需要加入阳等离子体的处理，去除侧壁聚合物，提高电路的可靠性
  4. 负载效应（Loading effect）
    1. 刻蚀速率与被刻蚀材料的暴露表面积相关，表面积越大，刻蚀速率越慢，使得刻蚀均匀性受很大影响
    2. 解决方法：在图形稀疏区域加一些dummy pattern（加图形），使各个区域的图形密度大致相当
  5. 天线效应
    1. 离子轰击是带电荷的，在对金属引线或者多晶硅的刻蚀过程中，金属对于器件来说相当于天线，收集了大量的电荷，这些电荷产生的电场有可能会击穿介质层
    2. 解决方法：工艺与设计相结合，设计时候避免较大较长的金属引线的刻蚀

刻蚀过程中，由于几何表面不平整带来的影响（有好有坏）

  1. 光刻胶的重淀积，一方面保护了侧壁，另一方面会影响器件的性能
  2. 纵梁（stringer）效应：台阶处的薄膜厚度各不相同，各向异性刻蚀会在台阶侧壁形成一道“纵梁”，需要大量的over-etch才能消除纵梁效应

Blanket Metal Etch-back

  • 填充连接孔（contact hole）–钨塞：首先用LPCVD 的方式淀积金属W，然后用RIE的方式刻蚀掉表面多余的W，只留下连接孔里面的金属W
  • 回刻是不需要掩膜的

Lift-Off 工艺（剥离工艺）

  • 如果薄膜在等离子体中刻蚀不能生成易挥发的化合物，比如刻蚀铜Cu，可以采用Lift-Off的方法
    • 使用图形化的工艺淀积一层牺牲层（一般是光刻胶），只留下需要的图形没有淀积上光刻胶
    • 淀积需要的金属铜Cu，此时没有覆盖光刻胶的部分就会淀积上一层Cu
    • 使用简单的湿法刻蚀，去除掉光刻胶，最后剩下的就是需要的金属铜构成的图形
  • 低产量，低均匀性，不适用于量产

MOSFET多晶硅删的刻蚀

MOSFET多晶硅删的刻蚀
MOSFET多晶硅删的刻蚀

TSV（through silicon via）刻蚀

TSV刻蚀
TSV刻蚀

掺杂

  1. 掺杂是将掺杂物替位式地引入半导体材料的晶体结构中以改变其电学特性
  2. 分类：
    1. 离子注入
    2. 热扩散
    3. 原位掺杂，用在单晶硅生长或者薄膜生长的过程中，例如拉单晶时候对硅进行磷或硼掺杂
  3. 想要在掺杂区域获得良好的掺杂分布图需要对深度（depth）和浓度（concentration）有好的控制能力。离子注入方式在这方面做得比较好
  4. 参杂的来源可以是固体，气体，液体（BBr3，AsCl3，POCl3，在高温熔炉里此时都已称为蒸汽）和沉积源（如SOG，方法是让包含杂质的玻璃溶解）
  5. 固溶度（Solid solubility limit）：能够被热扩散进入Si的最大剂量。离子注入不受固溶度的限制
  6. 在氧化过程中将杂质引入，热扩散过程中伴随着Si的氧化
    1. 掺杂过程中有意引入氧气
    2. 掺杂B使用B2O3
    3. 掺杂P使用P2O5
    4. 掺杂As使用As2O3
  7. H,Li,Na,K,Ar等I，VIII族元素在Si的扩散属于间隙扩散，间隙扩散适用于原子半径小的元素。
  8. 替位扩散是一种空位扩散，依赖两种情况：
    1. 相邻位置有空位
    2. 杂质原子有足够的能量克服势垒
  9. 替位式掺杂才有电学活性
  10. 间隙式扩散的激活能远远小于替位式扩散的激活能

扩散工艺综述

扩散工艺介绍
扩散工艺介绍
  1. 杂质在纵向扩散的同时，也进行横向扩散。一般横向扩散长度为纵向扩散深度的0.75~0.85，横向扩散是“设计规则”要考虑的重要因素，影响IC的集成度，也影响PN结电容

  2. 扩散系数D表征杂质在硅的晶体里面扩散的运动速率，不同的杂质在不同温度下有不同的扩散系数。

    扩散系数
    扩散系数

  3. Ea是原子扩散的激活能

  4. 在Si中，B和P的扩散属于替位式原子扩散，这种扩散需要通过晶体的热缺陷的产生和运动来实现，因此需要较高的温度
  5. 对于半径很小的原子，比如金原子，它在硅中是通过晶格间隙来扩散的，扩散温度比较低。
  6. 扩散中的掩膜使用SiO2，Si3N4这些耐高温的材质

两步扩散工艺

两步扩散工艺
两步扩散工艺
  1. 预淀积（Predeposition），确定总体的掺杂数目，有两个影响因素：
    1. 杂质的扩散率
    2. 杂质的最大固溶度
  2. 推进（Drive-in ），确定杂质的分布
  3. 为什么要分成两步？
    • 因为需要控制浓度（剂量）和结深，很难在一步之内同时控制这两个参数
  4. 使用SiO2扩散掩膜来实现选择性杂质扩散，SiO2膜需要一定的厚度以保证高的选择比
  5. 多晶硅中的热扩散有一种效应叫做：晶界效应。即在晶粒内部的杂质扩散类似于单晶硅，但是在晶粒边界由于晶格缺陷造成大量空位，杂质的扩散速度大大加快

菲克定律

菲克定律
菲克定律
菲克定律公式
菲克定律公式
扩散过程计算
扩散过程计算
预淀积过程扩散浓度计算
预淀积过程扩散浓度计算
推进过程的扩散浓度计算
推进过程的扩散浓度计算
  1. 预淀积阶段，杂质分布服从余误差函数，扩散总量Q(t)=2Cssqrt(Dt)/sqrt(π)≈1.13Cssqrt(D*t)
  2. 热扩散的推进阶段，杂质分布服从半高斯分布，理论上中心点在0处；离子注入的杂质分布也服从高斯分布，中心在Rp（投影射程）处

离子注入工艺

  1. 热扩散方法的缺陷
    1. 表面浓度和扩散深度相关
    2. 基本上只能获得高斯或余误差分布
    3. 受上述各种增强扩散因素的影响，实际上很难精确控制杂质浓度和深度
  2. 离职注入可以精确地控制杂质数量和灵活的调节其分布，代价是晶格损伤。晶格损伤可以通过退火工艺来消除
  3. 离子注入设备
    1. 离子源：气态源或者固态源BF3，AsH3，PH3
    2. 放电室：低气压、分解离化气体，如BF3->B,B+,BF2+,F+等
    3. 引出狭缝：负电位，吸引出离子
      1. 离子束流量（最大mA量级）
      2. 吸极电压约为15~30KV,决定引出离子的能量
    4. 质谱仪：选择注入所需的杂质成分
      1. 分析磁铁：磁场方向垂直于离子束的速度方向
      2. 出口狭缝：只允许一种(m/q)的离子离开分析仪
    5. 加速管：加速离子，获得所需能量；高真空。最终获得动能和电压差，离子所带的电荷数有关
    6. 终端台：控制离子束扫描和剂量
      1. 法拉第杯：捕获进入的电荷，测量离子流
  4. 离子注入的优势
    1. 对剂量和杂质分布的精确控制，不受固溶度极限的限制
    2. 低温工艺，可以使用光刻胶作掩膜
    3. 更多的对掩膜材料的选择（如PR，SiO2，多晶硅，金属）
    4. 对表面清洁度不敏感
    5. 杂质有很少的横向扩散
    6. 可以穿过顶层对下层的材料进行掺杂
    7. 介质分布可以通过多次不同投影射程的离子注入来实现（如为了形成矩形分布）
    8. 杂质纯度非常高（因为使用了质谱仪将需要的杂质分离出来）
  5. 离子注入关键的参数：
    1. 剂量（dose）：硅片上单位面积注入的离子数量，用法拉第杯测量注入的离子数量来控制束流大小
    2. 投影射程（project range）：指深度方向的延伸的距离。注入能量是决定注入深度的关键因素
  6. 离子注入的局限性
    1. 难以得到B的浅结，或者As的深结，原因在于投影距离受到离子入射能量的限制（能量太高太低都不好做到）
    2. 离子注入损伤是无法避免的（部分Si晶格遭破坏，表面非晶化），需要后续高温热退火修复并且激活杂质
    3. 通常需要一层氧化层充当牺牲层，来保护衬底
    4. 有沟道效应
      入射离子的分布
      入射离子的分布

溅射，散射与注入

  1. 当真空中有一束离子束摄像一块固体材料，离子束把固体材料的原子或者分子撞出固体材料的表面，这种现象叫做溅射
  2. 当离子束从固体表面反弹回来或者穿出固体材料而去，这种现象叫做散射
  3. 当离子束射到固体材料以后，受到固体材料的抵抗，速度慢慢降低，最终停留在固体材料中，这种现象叫做离子注入

影响离子注入的因数

  1. 横向偏差：入射离子的分布大于光刻胶开孔的区域
  2. MASK的材料，很多情况下是图形化后的光刻胶，光刻胶的厚度要根据实际情况定
  3. 现代工艺需要浅结，一味降低加速电压会导致离子束流不稳定，为了实现离子的低能注入，可以采用分子注入的方法。如注入B+可以使用BF2+，B+的注入动能会降低为20%
  4. 沟道效应：一束准直带电粒子通单晶相互作用，当入射方向接近某一主晶轴方向，粒子射程明显增加。沟道效应会使注入注入分布产生很长的拖尾。解决方法是偏离轴注入，或者衬底表面非晶化处理。
  5. 注入损伤和退火。
    1. 注入损伤的形成：高能入射离子与靶原子核发生碰撞时，使靶原子离开初始晶格位置，并引发连续碰撞，引起大量靶原子跑哪里晶格位置，产生空位和填隙原子等晶格损伤。
    2. 注入损伤阈值剂量：超过某一剂量注入后，形成完全损伤，晶体的长程有序被破坏。离子越轻，阈值计量越高。温度越高，阈值计量越高。

IC工艺中的热预算

  1. IC制造过程中经过每一步高温工艺，都会对最终的杂质分布产生影响–杂质再分布
  2. 随着IC器件中尺寸的不断缩小，要求杂质的再分布要尽可能小，因此“Thermal Budget”称为工艺集成中要考虑的一个非常重要的概念，尽量减少采用高温工艺，采用RTA等
  3. Rapid Thermal Process（RTP）和Rapid Thermal Annealing（RTA）成为常用工艺手段
  4. RTA用来激活杂质，修复缺陷，并且能够防止杂质扩散，具有较低的热预算，在“浅结”器件的制作中不可缺少

浅结的制作

  1. 低能离子注入
  2. 分子注入代替离子注入
  3. 快速热退火RTA
  4. 表面非晶化
  5. 偏轴方向注入杂质

薄膜的分类

  1. 根据电学性质分类：
    1. 半导体薄膜，如Si，SiGe，SiC
    2. 绝缘体薄膜，如SiO2，PSG，low-k，high-k介质
    3. 金属薄膜，如互联使用的W，Al，Cu，金属硅化物TiSi2，NiSi2，和阻挡金属层，如TiN，TaN
  2. 根据微结构分类：
    1. 单晶材料，如单晶硅
    2. 多晶材料，如多晶硅，大多数的金属
    3. 非晶材料，如SiO2，SiNx

PVD与CVD比较

  1. PVD直接将原子淀积到衬底表面，而CVD通过表面化学反应生成薄膜
  2. PVD主要用来淀积金属膜，CVD主要用来淀积介质薄膜
  3. CVD比PVD有更好的均匀性和保形性（或者叫台阶覆盖性）
  4. 外延生长可以通过CVD实现，但是PVD不能够实现外延生长

CVD工艺特点

  1. 气相反应物淀积成膜
  2. 高温和低压是最常见的反应条件，但也不总是需要
  3. 所有的CVD方法都需要某种能量源来将反应气体分解反应活性物质（自由基）
  4. 整个CVD过程要么是化学反应控制，要么是质量传输控制
  5. 分类：APCVD，LPCVD，PECVD，MOCVD，MBE（分子束外延），ALD（原子层淀积）

薄膜淀积过程（以多晶硅为例）

  1. 混合气体进入反应室，反应室尺寸远大于气体分子自由程，所以气流是粘滞流，主气流是层流，在硅片表面形成“边界层”
  2. 硅烷（SiH4）从主气流区以扩散方式穿过边界层到达衬底表面
  3. 在硅片表面硅烷及其分解的气态含硅原子团被吸附在硅片的表面，成为吸附分子
  4. 发生表面反应，生成的硅原子在硅片上聚集，连接成片，成膜；
  5. H2从衬底表面解吸，被排出反应室

外延

  1. 外延工艺，指在晶体上用化学或者物理的方法规则地再排列所需晶体材料
  2. 外延层和衬底晶向相同，但掺杂类型、电阻率、材料可以不同
  3. 外延按工艺方法划分：
    1. 气相外延（VPE）：最为成熟，在单晶硅上用CVD方式将气态反应物淀积到表面，能够生长出晶格匹配的单晶硅层
    2. 液相外延（LVP）：拉单晶过程
    3. 固相外延（SPE）：使用单晶硅仔晶使无定型的硅结晶，通常用来修复离子注入损伤
    4. 分子束外延（MBE）：分子束注入到衬底表面，外延生长一层单晶层。技术先进，通常用来制备GaAs和其他混合半导体薄膜。能够精确控制单原子层生长。
  4. 外延按照材料划分：
    1. 同质外延，又称均匀外延
    2. 异质外延，又称非均匀外延
      1. 外延层要与衬底相容，包括：
        • 两者在外延温度不发生化学反应，不互溶
        • 两者热力学匹配
        • 两者晶格匹配

CVD技术（主要用来淀积介质薄膜，如多晶硅，SiO2和氮化硅）

  1. 过程：气态反应物在沉底反应生成固态的薄膜，例如siH4(g)+O2(g)->SiO2(g)+2H2(g)[400℃],3SiH4(g)+4NH3(g)->Si3N4(s)+12H2(g)[750℃],其中SiH4称为硅烷,SiH4(g)->Si(s)+2H2(650℃),WF6(g)+3H2(g)->W(s)+6HF(g)
  2. 工艺步骤：
    1. 反应物运输到淀积区域
    2. 反应物从主气流穿过边界层运输到晶片表面
    3. 反应物吸附在晶片表面
    4. 表面作用，包括化学分解或反应，在表面迁移向吸附位置（表面迁移可以消除几何因素，降低台阶效应，反应更加彻底，生成的薄膜更加致密）
    5. 副产物的吸解
    6. 副产物穿过边界层回到主气流中
    7. 副产物离开淀积区域排走
  3. CVD技术分类及设备简介
    1. 常压化学气相沉积（APCVD），激励源：温度；特点：产能(throughput)大,但是台阶覆盖性和均匀性不好。设备结构简单，淀积速率较快。但容易发生气相反应、产生微粒污染。
      • 常压指的是亚大气压（约0.1个大气压）
      • 反应速率快，气相质量运输成为瓶颈
      • 优势：
        • 反应设备简单，淀积速率快
      • 缺点
        • 污染，气相反映产生了颗粒（因为APCVD的浓度高，反应可以不用借助表面）
        • 均匀性差，因为是气相质量运输限制
        • 台阶覆盖性差，因为衬底温度低
      • 应用
        • 低温氧化，亚大气压下的气相外延
      • 将工艺温度控制在气相质量输运限制区，薄膜淀积速率对反应剂浓度敏感，而对衬底温度波动不敏感
      • 在工艺过程中要精确控制反应剂成分、剂量以及分布的均匀性
      • 衬底温度远高于气流温度，气流的变化会引起衬底温度略有起伏，但是对淀积速率影响不大
    2. 低压化学气相沉积（LPCVD），激励源：温度；特点：气体稀薄，自由程大，硅片可以紧密排列，可以批量加工，并且保角性比较好，但是工艺温度比较高，石英管壁上的沉积物成为后续工艺中的颗粒；有气缺现象。
      1. 与APCVD相比增加了真空系统，是淀积多晶硅、氮化硅、二氧化硅、PSG、BPSG、W的常用方法
      2. 气缺效应：指一段进气，沿气流方向反应剂不断消耗，淀积膜厚不均现象
      3. 工艺控制
        • 主要是工艺温度，气体总压，个反应剂分压，气流速度及分布均匀性。另外，工艺卫生也很重要，如淀积之前应清理反应室颗粒物
        • LPCVD通常将温度控制在表面化学反应控制区，薄膜淀积速率对温度波动非常敏感，而对反应剂浓度及分布均匀性不太敏感
        • 气缺效应可通过沿气流方向逐步提高加热器温度，加快反应速度，从而提高淀积速率来消除。
        • 优势
          • 较少的污染
          • 均匀性好（因为热墙式反应器的温度控制精确，Wafer受热更均匀）
          • 一致性好（台阶覆盖性好）
        • 缺点
          • 淀积速率较慢
          • 提高反应速率需要更高的温度
        • 应用广泛
          • 低温氧化（LTO），氮化物，多晶硅，W和WSi2
    3. 等离子体增强化学气相沉积（PECVD），激励源：等离子体，温度
      1. 工艺温度较低，淀积速率是表面反应控制，影响淀积速率与质量的因素除了温度之外，还有反应器结构，射频功率强度和频率，反应剂与稀释剂气体剂量，抽气速率
      2. 薄膜均匀性较好，台阶覆盖性和粘附性都好于APCVD和LPCVD。
      3. 薄膜较疏松，密度较低，含有较高浓度的氢，有时还含水、氮，成分不是理想的化学配比
      4. PECVD是当前制备SiO2，Si3N4采用较多的CVD方法，所制备的薄膜适合作为集成电路或者分立器件芯片的钝化膜和保护膜
      5. 优点
        • 温度低，淀积速率快，台阶覆盖性较好（需要离子轰击的辅助才能改善台阶覆盖性）
      6. 缺点
        • 反应内壁也有淀积，存在污染
      7. 应用
        • 金属绝缘层，钝化层，在低温材料的淀积（比如塑料）
  4. 几种最常见的CVD实例
    1. W plug（钨塞），用于集成电路互联线层间连通金属，需要优化CVD工艺，提高保角性
  5. ClusterTools设备使得硅片在不同的反应腔中传输时不出真空环境，大大减少了环境影响因素，提高了工艺成品率
  6. 对下层非平面形貌的覆盖，包括台阶覆盖和孔的填充问题，通过控制反应气体理化特性和各种工艺条件，达到：
    1. 适当的粘附系数
    2. 主要由反应控制决定薄膜生长有利于台阶覆盖

CVD-SiO2

  1. 与热氧化SiO2的理化性质相比略有差异，随着工艺温度降低，密度下降，耐腐蚀性下降，成分偏离化学配比。
  2. TEOS为硅源淀积的SiO2台阶覆盖性好于以硅烷为硅源的反应剂系统
  3. SiO2薄膜用途不同要求不同
    1. 作为多层布线中金属层之间的绝缘性，应有较好的台阶覆盖性，具备较高介质击穿电压
    2. 作为防止杂质外扩的覆盖层、掩膜以及钝化层：针孔密度低，薄膜致密
  4. PSG（磷硅玻璃）、BPSG（硼磷硅玻璃）
    1. SiO2中掺P或B后软化温度下降，通过退火回流，可降低硅片表面台阶，实现平整化，掺杂剂：PH3、B2H4、TMB、TMP（高温下，膜软化，有一定的流动性，改善了台阶覆盖性）
    2. PSG薄膜应力小，台阶覆盖性较好，P一般控制在6~8wt%
    3. BPSG是三元氧化膜体系，软化温度低于PSG，回流温度在850℃，B控制在5wt%一下
    4. 高温退火可以使生成的薄膜致密

APCVD-SiO2

  1. SiH4/O2为源
    1. 工艺：通常淀积USG，温度450~500℃，用N2稀释SH4与过量O2的混合气体
    2. 特点：工艺成熟，孔隙填充和台阶覆盖性差
    3. 用途：作为多层金属铝布线中铝层之间的绝缘层（记为ILD）
  2. TEOS/O3为源
    1. 工艺：温度400℃，TEOS为液态，沸点168.1℃，用源瓶在其携带，温控流量；O3约1~2%。加入PH3、B2H4来淀积PSG、BPSG
    2. 特点：在SiO2薄膜中会含有水汽，针孔密度较高，通常需要高温退火去除潮气，提高薄膜致密度；良好的台阶覆盖性，填充空隙能力较强
    3. 用途：多用于淀积多层布线金属层之间的绝缘层。
  3. 实际工艺中常将SiH4/O2和TEOS/O3两种系统连用，也可APCVD和其它方法结合起来使用

LPCVD-SiO2

  1. TEOS或TEOS/O2为源
    1. 工艺：制备USG、PSG、BPSG，温度：680~750℃
    2. 特点：致密性、台阶覆盖性等好于同类低温工艺；O2的加入能改变薄膜的内应力
    3. 用途：USG用于金属层之间的绝缘层，PSG、BPSG作为制备金属化系统之前的绝缘层
  2. SiH2Cl2/N2O为源
    1. 工艺：淀积USG和PSG、BPSG，温度约900℃
    2. 特点：是高温工艺，薄膜的均匀性和台阶覆盖能力都好，HF的腐蚀速率、密度，以及电学性质和光学性质也都与热生长的氧化层接近。含有氯
    3. 用途：作为掩蔽膜

PECVD-SiO2

  1. 源：SiH4/N2O、O2
  2. 工艺：200~400℃，10~100Pa
  3. 特点：薄膜含H、N，与LPCVD、APCVD相比薄膜应力小、不易开裂、保形性好，离子对衬底有轰击
  4. 用途：可作为保护膜、钝化膜

氮化硅薄膜淀积

  1. 氮化硅薄膜性质与用途
    1. 氮化硅薄膜与二氧化硅薄膜比较：
      1. 抗钠能力强，硬度大，针孔少，更致密，化学稳定性好，作为钝化膜、保护膜有优势
      2. 掩蔽能力强，SiO2对B、P、As、Sb有掩蔽作用，Si3N4还可以掩蔽Ga、In、ZnO。能作为多种杂质的掩蔽膜
      3. 介电常数大，导热性好，作为电容的介质层
      4. 与硅失配率大，与Si3N4接触的Si界面缺陷大，称为载流子陷阱，或者复合中心，影响硅的载流子迁移率。因此需要在Si和Si3N4之间生长一层薄的氧化层
    2. 用途
      1. MOS器件场区氧化使用Si3N4作为选择性氧化的掩膜(LPCVD)
      2. 刻蚀氧化层使用Si3N4作为自停止层(LPCVD)
      3. 使用Si3N4作为CMOS电路的保护膜(PECVD)
    3. 分类
      1. LPCVD-Si3N4：薄膜密度大，硬度高，耐腐蚀性强，又被称为硬质氮化硅
        1. 反应剂：SiCl2H2/NH3
        2. 工艺：硅烷应稀释，NH3要充足
        3. 速率影响因素：工艺温度，总气压，各气体分压及比例等
        4. 特点：台阶覆盖性好，也有粒子污染。薄膜的内应力大，超过200nm的厚度时可发生龟裂，耐HF、KOH等腐蚀
      2. PECVD-SixNy：工艺温度低，薄膜通常含有相当数量的H，密度、硬度、耐腐蚀性都不如LPCVD-Si3N4，又被称为软质氮化硅
        1. 反应剂：SiH4/NH3、N2
        2. 工艺：温度在200~400℃；压力10~100Pa，以N2为反应剂应比NH3要更充足
        3. 特点：薄膜中氢含量高；用N2代替NH3含氯明显下降，淀积速率也降低
        4. 用途：作为芯片的保护膜和钝化膜，但有些场合低温淀积薄膜质量的下降，也限制了它的应用

Low-k材料

  1. 随着器件特征尺寸减小，栅极延迟和互连层延迟越来越突出，主要是RC delay
  2. R的减小可通过将Al替换成Cu，但是Cu很容易扩散到绝缘材料中，造成沾污
  3. C的减小可以将SiO2转换成low-k材料，二氧化硅的介电常数是3.9，low-k材料的介电常数在1~3之间。典型的有：
    1. SiOF
    2. 多孔介质
    3. 有机low-k材料（SiLK，含Si的有机材料）
    4. 空气
  4. low-k材料的优点
    1. 缩短了信号传播延时
    2. 降低了线路串扰
  5. 需要开发介电常数在2甚至2以下的介质材料
    1. 有稳定的理化特性，保证电路的长期应用可靠性
    2. 与金属布线有很好的粘附性
    3. 便于RIE等加工

high-k栅介质与金属栅

  1. 随着器件特征尺寸减小，栅氧厚度越来越小，随之带来的漏电流也增大，增加了耗电量
  2. 使用high-k材料作为栅极电介质，可以在减小等效栅氧厚度的同时不减小栅极电介质厚度
  3. 通常使用MOCVD或者ALD方法淀积high-k材料
  4. 有前景的high-k材料
    1. HfO2，HfNO，Al2O3
    2. 目前HfO2是最常用的，但是HfO2与Si的界面不好，需要加入SiO2过渡层
  5. 随着MOS栅长的缩短，为了保持栅控能力，抑制短沟道效应，必须加大单位面积的栅电容Cox。
  6. 一方面可以减小栅介质的厚度。栅长缩短到45nm，对应的SiO2栅厚度需要降低到接近1nm，这么薄的栅介质将引起两方面的问题：
    1. 1nm的势垒宽度已接近产生明显量子遂穿的宽度
    2. 1nm的栅介质很难阻止掺杂多晶硅中的掺杂原子向沟道内的扩散，尤其是B原子
  7. 另一方面可以增大栅介质的介电常数。使得较大物理厚度的High-k栅介质与较薄的SiO2有相同的等效电容
  8. 多晶硅栅带来的问题
    1. 对于22nm技术时代，其EOT为0.5nm，对应的HfO2栅介质2nm，不足以阻挡多晶硅栅中的杂质（尤其是B）向沟道内扩散
    2. 参杂多晶硅是半导体，在一定的偏压下会出现界面载流子耗尽，额外引进一个等效厚度0.1~0.5nm的空间电离层，增大栅介质的等效厚度
  9. 22nm一下技术代通常采用金属或金属硅化物，取代参杂多晶硅，作为栅极材料。
  10. 金属栅的优点：
    1. 无耗尽层的问题
    2. 无B穿通的问题
    3. 更低的串联电阻
    4. 抑制短沟道效应
  11. 金属栅的缺点
    1. NMOS和PMOS器件采用相同材料的金属栅，则器件的Vth（开启电压）不可能做小；
    2. NMOS和PMOS器件采用不同材料的金属栅，则制造工艺复杂

多晶硅薄膜的淀积

  1. 多晶硅薄膜的性质与用途
    1. 多晶硅薄膜是由无数微小晶粒组成的薄膜，晶粒大小与制备工艺有关，在晶粒与晶粒之间是晶界。晶界原子排列无序，含大量悬挂键以及高密度缺陷。硅多晶的结构特点造成它有一些与单晶不同的特性
    2. 杂质扩散系数大：晶界处>>晶粒内部
    3. 杂质在晶粒内部与晶界处分凝，分凝系数小于1，且随温度而变化，高温时晶粒内杂质在低温时运动到晶界处，而高温时又返回晶粒内部
    4. 特点：多晶硅有良好的高温工艺兼容性，与热生长SiO2有很好的接触性能，保形性良好，应力小
    5. 用途
      1. MOS器件的栅电极及多层互连布线
      2. 自对准工艺中的硅删
      3. 在SRAM中用于制作高值负载电阻
      4. MEMS器件中，制作压学传感器的应变电阻
  2. LPCVD-Poly Si
    1. 源：硅烷
    2. 质量：淀积温度，淀积速率，总压力，硅烷分压，以及随后的热处理过程
    3. 可以在多晶硅生长同时进行原位掺杂

CVD金属

  1. 钨机器化学气相淀积
    1. 用途：作导电填充物–插塞（plug）
    2. 作局部互连材料–W的导电率低，只用作短程互连线
    3. 特性：体电阻较小，热稳定性较高，但是超过400℃时，钨膜会被空气中的氧所氧化，较低的应力，良好的抗电迁移能力和抗腐蚀性
  2. LPCVD-W工艺
    1. 源：WF6

金属化合物CVD

  1. LPCVD-WSix
    1. 用途：在多晶硅/难熔金属硅化物的存储器芯片中被用作字线和位线，WSix也可作为覆盖式钨的附着层
  2. CVD-TiN
    1. 源：TiCl4
    2. 特性：TiN热稳定性好，基面结合强度高，导电性能好，杂质在TiN中的扩散激活能很高
    3. 用途：在多层互联系统中作为扩散阻挡层和（或）附着层使用

MOCVD

MOCVD常用来淀积三五族和二六族化合物薄膜

能够生长单原子层的工艺

MBE和ALD

物理气相淀积PVD

  1. PVD是利用某种物理过程实现物质转移，将原子或分子由源（或者靶）气相转移到硅衬底表面形成薄膜的过程
  2. 工艺特点：相对于CVD而言，工艺温度低，衬底在室温~几百℃；工艺原理简单，能用于制备各种薄膜。但是，所制备薄膜的台阶覆盖特性，附着性，致密性都不如CVD薄膜
  3. 用途：主要用于金属类薄膜，以及其他用CVD工艺难以淀积薄膜的制备。如金属电极，互联系统中的附着层、阻挡层合金以及金属硅化物薄膜的制备
  4. 分类：
    1. 真空蒸镀：在高真空室内加热原材料使之气化，源气相转移到达衬底，在产地表面凝结形成薄膜。有电阻蒸镀，电子束蒸镀，激光蒸镀
    2. 溅射：在一定真空度下，使气体等离子化，其中的离子轰击靶阴极，移出靶原子等粒子气相转移到达衬底，在衬底表面淀积成膜。有直流溅射、射频溅射、磁控溅射等

真空蒸镀（普适性更好，无论什么材料都能用蒸镀工艺制备）

  1. 蒸镀指在高真空度下，加热源使其蒸发，蒸汽分子流射到衬底表面，凝结形成薄膜的工艺。可以将蒸镀分解为三个过程：
    1. 蒸发过程
    2. 气相质量输运过程
    3. 淀积成膜过程：吸附->成核->连片->生长
  2. 台阶覆盖特性的改善方法
    1. 衬底加热，温度应依据所淀积薄膜的材料特性来综合考虑
    2. 衬底旋转，除了可以改善因到达角不同带来的台阶阴影区的薄膜覆盖问题之外，还可以改善淀积薄膜厚度的均匀性
  3. 蒸发速率的控制
    1. 提高蒸发速率，能提高所淀积薄膜的纯度和与衬底的结合力，以及表面质量。蒸发速率过快，蒸汽原子碰撞会加剧，动能降低，甚至会引起蒸汽原子结团后再淀积，这将导致出现薄膜表面不平坦等质量问题
  4. 蒸镀工艺，要求蒸镀室为高中空度的原因：
    1. 为了满足蒸发分子或原子平均自由程大于放源坩埚到衬底的距离
    2. 为了薄膜纯净（避免被泄露的O2，H2O污染）
    3. 为了避免蒸发分子或原子在气相被氧化
  5. 气相金属源的获得
    1. 对于易熔金属，采用热蒸发
    2. 对于难熔金属，采用电子束
  6. 膜厚较难控制，因为气体压强受温度影响很敏感
  7. 阴影效应，由于蒸发出的原子投影距离远，在衬底表面没有迁移或者反映

溅射

  1. 溅射工艺是利用等离子体中的离子对阴极靶轰击，导致靶原子等颗粒物飞溅，落到衬底表面淀积成膜的一种薄膜制备工艺
  2. 离子对靶的轰击
    1. 离子对处于负电位的靶轰击，使靶材料原子或者分子及其原子团从靶表面飞溅出来的过程。
    2. 能量在10eV~10KeV时，有中性离子逸出，不同材料的靶，溅射阈值能量不同
  3. 靶原子气相运输
    1. 较低真空度下，靶原子在到达衬底表面前会与其他离子发生多次散射，衬底表面某点所到达的靶原子数与改点的到达角有关。高真空度下，气相运输轨迹是直线，衬底表面某点所到达的靶原子数是受遮蔽效应限制
  4. 淀积成膜
    1. 到达衬底的靶原子在衬底表面先成核再成膜的过程
    2. 溅射离子与靶原子间有较大的能量传递，逸出原子携带的动量较高，在10~50eV之间。因此，原子在衬底的迁移能力、再发射能力都强，成膜的台阶覆盖性和附着力都较好
  5. 溅射薄膜的质量及改善方法
    1. 薄膜的保形性覆盖特性较好
    2. 薄膜附着性较好
    3. 薄膜致密性较好，针孔少
    4. 淀积速率较慢，膜厚可控性和重复性较好
    5. 薄膜纯度较高，不存在蒸镀时无法避免的坩埚污染现象
    6. 淀积过程中对衬底辐射造成的缺陷远少于电子束蒸镀
    7. 在制备特殊材质薄膜上电子束蒸镀更有优势
  6. 保形覆盖特性的改善
    1. 尽量提高衬底温度：以增强衬底所吸附的溅射粒子表面扩散迁移率，同时也要考虑温升后多晶态晶粒也随之长大，使得薄膜表面变粗糙
    2. 在衬底上加射频偏压：这使得衬底被高能离子轰击，有助于溅射粒子的再发射淀积，可在一定程度上改善保形覆盖特性
    3. 准直溅射技术：在衬底正上方插入准直器，只有速度方向接近于垂直衬底表面的溅射原子才能通过准直器上的孔，到达衬底表面，淀积在接触孔的底部
  7. 特点：
    1. 常使用惰性气体的等离子体来轰击靶原子
    2. 靶源的面积大于衬底的面积能够改善均匀性和台阶覆盖性
    3. 靶和衬底之间的距离只有几个厘米
    4. 低的真空度，因为需要等离子体气体的存在
    5. 溅射到衬底的原子有足够的能量能够在产地表面迁移，改善台阶覆盖特性
    6. 便于控制薄膜厚度
    7. 成本较蒸发高

PVD金属及化合物薄膜

  1. 铝及铝合金薄膜淀积
    1. 1um厚铝膜的电阻率约为3uΩ·cm，被用于器件内电极和互连布线的导电层
    2. 作内电极时，为与衬底硅形成良好的欧姆接触，通常淀积后在500℃左右退火，退火过程中有“尖楔”现象出现（界面中的Si向铝中扩散，而留下的位置又被铝填充），尖楔现象会引起pn结的穿通。可以用含硅1%的硅铝合金作为内电极
    3. 铝膜的抗电迁移特性差，在铝硅中再掺入2%左右的铜可以改善
    4. 制备：
      1. 真空镀铝
        1. 钨丝电阻加热器或石墨坩埚装铝电子束加热
        2. 方法简单，但钨丝加热器会引入杂质，衬底附着和台阶覆盖特性也较差
      2. 磁控溅射铝及铝合金
        1. 薄膜附着力、台阶覆盖特性，以及膜厚可控性较好
  2. 铜及其阻挡层薄膜的淀积
    1. Cu电阻率只有Al的40%~45%，抗电迁移性比铝能高两个数量级。早起IC不用铜作互连布线的原因：
      1. 中毒现象：Cu在Si和SiO2中都是快扩散杂质，在较低温度就能扩散进Si，会改变硅衬底的电学特性
      2. 工艺性差：Cu与Si、SiO2粘附性不好，图形刻蚀难
        铜互连技术
        铜互连技术

化学气相淀积与外延

  1. 化学气相淀积（CVD）是把构成薄膜物质的气态反应剂或液态反应剂的蒸汽以合理的流速引入反应室，在衬底表面发生化学反应，淀积成膜的工艺方法
  2. 淀积薄膜是非晶或多晶态，衬底不要求是单晶，只要是具有一定平整度，能经受淀积温度即可
  3. CVD工艺主要用于制备SiO2，Si2N4等介质薄膜，poly-Si等半导体薄膜，另外，也用于制备金属化系统中常用的钨、金属硅化物等薄膜
  4. CVD工艺制备的薄膜具有较好的性质，如附着性好，保形覆盖能力较高
  5. 不同CVD方法制备的薄膜，性质不同，用途也不同：
    1. 低温工艺制备的薄膜质地较疏松、密度低，抗腐蚀性较差，如低温SixNy用作保护膜
    2. 中温工艺薄膜密度高，抗腐蚀性好。如中温Si3N4用作腐蚀掩膜
  6. CVD与VPE相似，也可分为气相质量输运和表面化学反应两过程
  7. CVD工艺衬底温度较外延工艺低、淀积速率快，而且衬底表面可以不是单晶；表面反应生成的薄膜原子在衬底上聚集成核，再连接成片、被覆盖成膜，没有外延的规则排列过程或排列不完全，所以，淀积薄膜是非晶或多晶态

CVD工艺反应剂气体分子到达衬底表面特殊位置的机制有：

扩散，再发射，表面迁移

金属化

  1. 多层金属化的数量达到10层
  2. 传统上金属互联电流密度达到10^5A/cm2
  3. 金属互联引入了寄生电阻和电容，造成了RC delay，制约芯片的速度

金属膜的用途

  1. 互连金属：W、Al、Cu，W通常用作第一层金属，因为W耐高温，可以PVD
  2. 硅化物：TiSi2，CoSi2，NiSi，电导率没有金属好，在器件内部作为删极材料以降低电阻率
  3. 阻挡层：TiN，TaN

金属膜淀积方法

  1. 蒸发，台阶覆盖性差，间隙填充不好，膜厚难以控制
  2. 溅射，淀积Al非常常用，是个物理过程
  3. 金属氧化物CVD（MoCVD），台阶覆盖性好，最常用来淀积钨塞，现在也用来淀积Cu的仔层
  4. 铜的电镀，在大马士革工艺中淀积金属铜，衬底作为负极放入电解液中，铜作为阳极

金属铝的特性

  1. 优点：
    1. 低电阻率
    2. 易于淀积和刻蚀
    3. 与Si/SiO2的粘附性较好
    4. 与Si工艺兼容性好，价格便宜
    5. 与p+Si，n+Si或者Ploy-Si能形成欧姆接触
  2. 缺点
    1. 抗电迁移性差
    2. 有尖楔现象
    3. 台阶覆盖性较差
    4. 耐腐蚀、稳定性较差
  3. Al/Si接触
    1. 只有跟重掺杂的n或者p型Si才能形成欧姆接触
    2. 为了形成好的接触，需要合金化
    3. 通常在400~450℃，在合成气体（H2/N2）中退火
    4. 在界面处消耗SiO2形成合金
  4. 工艺
    1. 电子书蒸镀，磁控溅射，退火来提高粘附性和减小与SI的接触电阻

Al金属化过程中的尖楔现象

  1. 硅在Al中有一定的固溶度，如果Si与Al接触，Si在界面处缓慢溶解到Al中，Al然后回填形成了Al的尖刺
  2. 解决方法：
    1. 在Al中掺入2%的Si形成Al/Si合金
    2. 使用金属阻挡层（TiN，TaN）
    3. VLSI中需要金属阻挡层的保护，从而减少电子迁移率和应力迁移

电迁移（不是电子的迁移，而是原子的迁移）

  1. 在大电流密度作用下，导电电子碰撞原子，动量转移，金属离子获得能量而迁移，引起金属线的空洞和小丘
  2. 当处于大电流密度以及高温时，电迁移更显著
  3. 解决方法：
    1. 在Al中掺入1~2%的Si和4%Cu，这些杂质在铝中的晶粒间界分凝，可降低铝原子在晶粒简介的扩散系数，来减少电迁移
    2. 用金属阻挡层包围Al线
    3. 采用电子束蒸镀比磁控溅射更能提高抗电迁移能力

多层金属互联

  1. 大约需要10层金属互联
  2. 每一层都需要做平坦化工艺
  3. 需要刻蚀过孔，淀积金属塞
  4. 需要淀积金属层间介质（ILD），最常用的方法就是PECVD TEOS氧化膜
  5. 淀积low-k介质可以降低层间的电容

平坦化

  1. 局部平坦化使用回刻，比如金属钨塞
  2. 全局平坦化使用化学机械抛光CMP，其中使用的研磨液包括刻蚀的化学剂和粗糙的SiO2颗粒,刻蚀速率取决于旋转速度和施加的压力

金属钨塞的制备

  1. LPCVD W
  2. RIE的方式回刻，不需要掩膜

铜互联

  1. 铜的优点：
    1. 低电阻率
    2. 能抵抗电迁移
    3. 成本低
  2. 铜互联的挑战:
    1. 其卤化物不易挥发，难以干法刻蚀，因此采用CMP来替代
    2. 和金属层间介质有粘附性问题，需要粘接层
    3. 在Si和介质中容易扩散造成污染，需要阻挡层
    4. Cu的淀积很困难
    5. 双大马士革工艺制备Cu/low-k工艺
  3. 对于Al/SiO2体系，0.25微米及以下技术代互联延迟已经超过门延迟，因此需要引入比Al电阻率更低的金属\比SiO2介电常数低的层间材料
  4. 对于Cu/low-k系统，0.13微米及以下技术代互联延迟也超过了门延迟，使得互联延迟成为了现代集成电路速度的“瓶颈”
  5. 铜互联的布局：下面几层的互联用很细的线条，上面几层的互联尽可能用比较宽的线条，比较厚的金属，以减小RC延迟

大马士革工艺（Damascene）

  1. 为什么需要用大马士革工艺
    1. Al方便使用干法刻蚀加工，Cu无法干法刻蚀
  2. 工艺流程
    1. PECVD 层间介质（做通孔用）+氮化硅(etch stop layer)+层间介质（刻槽使用）
    2. 根据铜走线刻槽
    3. 利用氮化硅作掩蔽，刻相应的孔
    4. 溅射金属阻挡层（TaN），阻挡Cu扩散
    5. 电镀金属Cu
    6. CMP抛光
      大马士革工艺
      大马士革工艺

高深宽比的通孔的金属淀积

  1. IMP（Ionized metel plasma）淀积，将溅射的原子离化后引导入深孔中
  2. CVD的方式淀积金属，因为CVD有更好的保形性，比如金属W的回刻

刻蚀小的通孔

  1. 刻蚀速率需要特殊校准
  2. 刻蚀终点很难检测，因此要求大的over etch
  3. 选择比要高

硅化物

  1. Si和金属会结合形成具有金属和半导体特征的混合物，如硅化物，TiSi2，WSi2
  2. 硅化物的电阻率相对较低，但比金属高，可以降低源漏端浅结的串联电阻，降低内部互连的多晶硅的电阻
  3. 硅化物的形成：在高温下，金属和硅的固相化学反应

自对准硅化物（Salicide）

  1. 理想的MOS器件应具备哪些结构和电学参数要求
    1. 源-栅，漏-栅之间的距离很近，减小沟道串联电阻
    2. 源-栅，漏-栅之间需要一个隔离层
    3. 源漏需要有良好的欧姆接触（硅化物），栅上需要低的串联电阻
    4. 漏端需要合理的参杂分布以舒缓漏端电场
  2. 为了优化器件的漏端串联电阻，需要一个与栅自对准的复杂的参杂分布
  3. 为了优化器件的漏端电场分布，也需要一个与栅自对准的复杂的参杂分布
  4. 过程：
    1. 源漏离子注入后，淀积一层SiO2
    2. RIE刻蚀，栅极形成侧墙（Stringer效应）
    3. 淀积金属，高温热退火
    4. 选择性地刻蚀金属材料，源漏栅都留下了一层硅化物薄膜
  5. 自对准硅化物工艺中，源漏和栅极同时生长出一层硅化物薄膜，以一种自对准的方式
  6. 热退火的要求非常苛刻，会消耗一定的Si
  7. 栅极两侧的侧墙保证了源漏的化学反应的独自进行，并保证了源漏的深掺杂远离栅极
  8. 两方面的自对准
    1. 掺杂与栅
    2. 硅化物在源、漏、栅上，STI和spacer上没有
  9. 为什么要用栅自对准结构？
    1. 漏端串联电阻优化
    2. 漏端电场优化
  10. 栅掩蔽注入掺杂实现自对准的作用
    1. 掺杂分布与栅的位置自然对准，不存在套版偏差
  11. 硅化物自对准的作用
    1. 减小源漏接触电阻
    2. 减小栅极串联电阻
      Salicide后的CMOS器件
      Salicide后的CMOS器件

金属阻挡层材料

  1. Al：Ti，TiN，淀积方法：IMP
  2. Cu：Ta，TaN，淀积方法：IMP

金属化材料分类

  1. 互连材料：指将同一芯片内的各个独立的元器件连接成为具有一定功能的电路模块
  2. 接触材料：指直接与半导体材料接触的材料以及提供与外部相连的连接点
  3. MOSFET栅电极材料：作为MOSFET器件的一个组成部分，对器件的性能起着重要作用

集成电路对互联布线有以下要求

  1. 布线材料有低的电阻率和良好的稳定性
  2. 布线应具有强的抗电迁移能力
  3. 布线材料可被精细刻蚀，并具有抗环境侵蚀的能力
  4. 布线材料易于淀积成膜，粘附性要好，台阶覆盖性要好，并有良好的可焊性

PN结隔离特点、用途

  1. 工艺成熟，方法简单，成品率高，实现了平面隔离
  2. PN结有反向漏电流现象，反向漏电受温度、辐射等外部环境影响大
  3. 密度低，有寄生电容，器件速度做不快
  4. 当隔离很深的器件时，需要深的PN结，因此掺杂的时候需要很长的推进时间
  5. 横向扩散严重，降低了器件密度
  6. 用途
    1. BJT器件的PN结隔离
      1. 会带来寄生的MOSFET（金属上的电压使得npn反型，形成了MOSFET）
      2. 反向电压增大导致耗尽区长大，本体穿通。为了避免耗尽区的靠近相连，使用guard ring保护
    2. Well-in CMOS
      1. 寄生的NPNP结构（由NMOS的有源区、P衬底、N阱、PMOS的有源区构成）会带来闩锁效应（当其中一个三极管正偏时，就会构成正反馈形成闩锁），在闩锁情况下，器件在电源和地之间形成短路，造成大电流
  7. 注意事项
    1. 避免反向电压击穿，和严重的漏电流
    2. 避免反型带来的寄生MOSFET
    3. 避免闩锁效应

浅槽隔离

  1. LOCOS的问题
    1. 鸟嘴问题：氧化时的横向扩展；氧化层的厚度500nm左右，扩展的尺寸也是这个量级，但目前22nmCMOS器件整个有源区的尺寸也仅仅在100nm量级。鸟嘴属于无用的过渡区，对提高集成电路的集成度极其不利
    2. 不平坦的问题：有250nm左右的隆起
    3. 应力的问题，鸟嘴处的应力过大
    4. 对刻蚀要求高
      1. 侧壁光滑
      2. 夹角不大于85℃
    5. 沟道处的杂质在氧化过程中重分布
    6. 器件边缘会有寄生晶体管
  2. 回刻LOCOS工艺，方法简单，通过回刻除去部分场氧化层，使表面平坦并恢复部分被鸟嘴占去的有源区。有源区的边缘应力过于集中，造成晶格缺陷，进一步在边缘区产生大的漏电流
  3. STI（Shallow Trench Insulation with CMP）
    1. 在硅片上淀积一层pad oxide（垫氧层），用来舒缓应力
    2. 淀积氮化硅层，作为硬掩膜
    3. 光刻定义需要隔离的区域
    4. 利用硬掩膜刻蚀底下硅的浅槽
    5. 离子注入，做STI隔离的高参杂层（Channel stop implant）
    6. 热氧化的方法在槽的底部生长一层很薄的氧化层，光滑且阻挡效果好
    7. 用PECVD TEOS淀积比较厚的介质
    8. 用CMP的方法把多余的介质去除掉（此时氮化硅作为CMP的截止层）
    9. 湿法刻蚀（热磷酸）去除氮化硅
  4. STI的优点
    1. 有效的隔离，并且很紧凑
  5. STI注意事项
    1. 氧化物回填的过程中需要避免中间形成空洞，常使用高密度的等离子体CVD工艺
    2. 沟槽侧壁因为干法刻蚀而粗糙，需要先使用liner oxidation来光滑
    3. 沟槽底部拐角处的介质很容易被击穿，造成大的漏电流，因此需要对拐角处做圆角处理
  6. CMOS器件为什么还需要隔离：第一层布线的时候可能会引起下面半导体表面反型，从而使得器件和相邻器件之间的井有可能穿通

器件隔离的要求

  1. 工艺简单，成本低，良率高
  2. 占用面积小，从而提高器件密度
  3. 不影响表面形貌，台阶覆盖性要求好
  4. 有效并且可靠，相邻器件必须被有效隔离，并且能够承受较高的击穿电压，带来更少的寄生电容（寄生电容影响器件速度）

常用的隔离方案：PN结，LOCOS，STI，SOI

Channel stop implant作用

提高场区寄生MOSFET的阈值电压

SOI

  1. 是一种特殊的衬底，在氧化硅上有一层薄的单晶硅
  2. 将不需要的Si刻蚀就能实现完美的隔离效果，寄生电容小，器件密度可以做的非常高，消除了闩锁效应
  3. 价格昂贵
  4. 器件特性会有轻微差异，原因是浮体效应
  5. 制备SOI的技术
    1. SIMOX（通过离子注入氧离子来分离）
      1. 超高剂量的氧离子被注入到衬底
      2. 高温热退火修复上层硅片的损伤
      3. 未被破坏的表面单晶硅层作为仔层外延生长一层单晶硅
      4. 缺点：会破坏上层单晶硅
    2. Smart Cut
      1. 需要两个单晶硅衬底A和B，A衬底叫做seed wafer，B衬底叫做handle wafer
      2. 将A衬底氧化，形成BOX（buried oxide）
      3. 离子注入H+离子到氧化后的A衬底中
      4. A衬底翻过来和B衬底粘合在一起（A的氧化层和B的Si粘合起来）
      5. 高温热退火，由于SiO2中的H+的存在使得A衬底部分松动脱落
      6. CMP平坦化，减小上层硅的厚度
      7. 缺点：上层硅的厚度难以控制

典型的CMOS制造工艺流程

  1. Front-end process，用来制造CMOS器件
  2. Back-end process，用来制造器件之间的互连线

工艺集成中的一些原则

  1. 后续工艺不能影响已形成材料和掺杂结构的稳定，所以原则上讲后续工艺的温度要低于前面工艺
  2. 前面工艺的掺杂要尽可能采用扩散系数小的参杂元素
  3. 前面工艺要尽可能采用稳定的材料结构
  4. 要注意控制整个工艺集成过程的thermal budget，对于前歩工艺形成的掺杂结构，要把后步工艺对其杂质再分布的影响也考虑在内
  5. 要避免引入Na/K/Pt/Au等快扩散元素和重金属元素，实在不可避免时候（例如Cu作为互连材料），要注意设置阻挡层

CMOS集成电路的工艺集成

CMOS集成电路工艺集成
CMOS集成电路工艺集成
  1. CMOS IC的基本工艺模块
    1. 阱，在衬底上形成的、参杂类型与硅衬底相反的区域
    2. 栅电极，双掺杂多晶硅栅工艺保持对称性
    3. 源漏结构，轻掺杂（LDD：Low Doping Drain）；源漏扩展结构（S/D Extension）；晕环（Halo）或袋状（Pocket）结构
    4. 自对准和接触，自对准指利用单一掩膜版在硅片上形成多层自对准结构；利用硅化物（TiSi2，CoSi2，NiSi2，WSi2）形成良好的欧姆接触，以减少串联电阻
  2. 一般CMOS工艺采用100晶向的硅
    CMOS加工步骤
    CMOS加工步骤
  3. CMOS加工步骤
    1. 加工器件之间隔离所需要的STI（Shallow Trench Lsolation），目的是定义有源区（MOS器件工作的区域）
    2. 利用高能离子注入，分别为PMOS和NMOS器件制造p阱和n阱（Twin-well Implants），目的是使器件具有预期的阈值电压，同时抑制可能的穿通效应。做完N阱和P阱之后，需要对沟道进行掺杂，掺杂元素能够与需要的器件的阈值电压相匹配，同时整个沟道尽量不向下扩展（否则容易引起器件的穿通）。因此沟道掺杂包括：防穿通注入，调整阈值电压注入
    3. 制备超薄栅介质和光刻刻蚀多晶硅栅电极，工艺要求最高（光刻时候线条非常细，如22纳米工艺的栅宽只有22纳米，栅的厚度有几百个纳米，而且将来需要很陡直的刻蚀，并且能够停在几纳米的栅介质上）
    4. 利用栅掩蔽形成自对准的源漏轻掺杂区（LDD Implants），也叫源漏延伸（extension）区。为了进一步优化栅下沟道区的杂质分布，分别用光刻胶保护住PMOS区域和NMOS区域，采用大角度倾斜注入的办法分别对PMOS和NMOS栅的侧下方进行N型杂质和P型杂质的补充掺杂，目的是优化器件的串联电阻和防穿通性能
    5. 形成栅两侧的Si3N4 spacer层（Sidewall Spacer），首先淀积各向同性的氮化硅，然后RIE各向异性刻蚀，把栅和源漏表面的氮化硅刻蚀掉，保留栅侧面的氮化硅。Spacer层起到栅和源漏接触之间的绝缘
    6. 利用带Spacer层的栅作为掩蔽，来注入形成自对准的源漏接触掺杂区（S/D Implants）
    7. 制备自对准硅化物（如TiSi2），形成欧姆接触（Contact Formation）
    8. 形成多层金属互联
    9. 制作钝化层
    10. I/O引出Pad
      Halo注入
      Halo注入
      形成多层金属互联
      形成多层金属互联

双极性集成电路的工艺集成

双极集成电路
双极集成电路
  1. 优势：高速，驱动能力强
  2. 缺点：功耗大，集成度差
  3. 工艺
    1. 制作埋层
    2. 生长n型外延层
    3. 形成横向氧化物隔离区
    4. 形成基区
    5. 形成接触孔
    6. 形成发射区
    7. 金属化
    8. 合金化
    9. 形成钝化层

CMOS scaling中的若干问题

  1. 特征尺寸不断缩小的背后，伴随着新材料、新结构、新工艺不断的引入。
    1. 180nm：Saclicide中硅化物材料用CoSi2替代TiSi2
    2. 130nm：采用Cu布线替代Al布线
    3. 90nm：引入应变Si沟道；更多的采用NiSi；在Cu布线中引入Low-k介质
    4. 45nm：引入High-k栅介质；光刻版引入DFM（Design for manufacture）
    5. 32nm：引入浸润式光刻（Immersion）
    6. 22nm：光刻采用双曝光技术（DPT）；金属栅
    7. 14-16nm：放弃一直沿用的“平面器件结构”，引入FinFET（multi-gate）结构器件
  2. Gate-last技术：为了避免源漏自对准注入之后的高温退火对金属栅和high-k介质的影响，采用先制备一个替代栅用于形成自对准源漏，之后再填充介质、CMP露出替代栅，腐蚀掉替代栅，并替换成金属栅
    FinFET器件结构
    FinFET器件结构
  3. 平面结构MOS器件，栅控是在沟道一侧完成的，而FinFET的栅控是两侧同时进行的，这样在同样Cox下，它的栅控能力得到很大的改进
  4. 为什么14-16nm工艺代需要采用FinFET器件结构
    1. 对于20-22nm技术代，栅介质的EOT要降到0.4nm左右，即使采用HfO2高k介质，其物理厚度也仅1.6nm，已经接近了量子遂穿的极限，栅介质EOT的压力使得16nm以后需采用FinFET（multi-gate）器件结构
  5. 进一步Scaling Down的主要挑战
    1. 目前无法批量实现亚14nm的光刻分辨率：电子束光刻的速度太慢，无法满足量产，EUV光刻技术迟迟不能取得突破
    2. 随着尺寸缩小，沟道迁移率急剧下降，需要引进新的高迁移率沟道材料：在Si衬底上外延新材料已经相应的栅和源漏优化都是繁重的工作
    3. 需要采用更新的器件结构，一方面适应进一步提高器件栅控能力的要求，另一方面适应进一步降低器件电路工作电压的要求
  6. 可能的新沟道材料
    1. NMOS器件沟道用化合物材料，如InAs
    2. PMOS器件沟道用Ge材料

基本的CMOS工艺

  1. N阱离子注入
  2. 同时进行推进和氧化
  3. 去除氮化硅保护膜
  4. 制作AA区和LOCOS隔离
  5. 针对阈值电压调节的离子注入
  6. 栅极氧化以多晶硅栅制备
  7. 源漏分别做离子注入
  8. ILD淀积保护膜，打通孔
  9. 布第一层金属，钝化膜

闩锁效应

  1. 闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
  2. MOS工艺含有寄生的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
  3. 避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态
  4. 防御措施：
    1. 在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压
    2. 芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压
    3. 在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去

双阱工艺（Twin-Well）

  1. 传统的单阱工艺，器件部分需要8~10个Mask
  2. 现代的双阱工艺，器件部分需要9~10个Mask
    1. N阱掩膜
    2. P阱掩膜
    3. 有源区掩膜
    4. p场注入掩膜
    5. 耗尽型n管掩膜
    6. 多晶硅栅掩膜
    7. n+源漏注入掩膜
    8. p+源漏注入掩膜
    9. 接触孔掩膜
  3. 双阱cmos工艺采用p型硅晶圆片作为衬底，在衬底上做出N阱，用于制作PMOS晶体管，在衬底上做出p阱，用于制作nMOS晶体管。
  4. 相比单阱工艺，双阱工艺的优势：NMOS和PMOS能够单独做优化。但是双阱工艺占用面积更大，工艺更复杂

传统NPN BJT工艺流程（6~7个Mask）

  1. 埋层注入（n+），需要掩膜
  2. n-Si外延层生长
  3. 氧化与guard ring隔离，需要掩膜
  4. 基区离子注入，需要掩膜
  5. 发射极和集电极离子注入，需要掩膜
  6. 形成基区，发射区，集电区的接触孔，金属的图形转移，需要掩膜
  7. 制作钝化层，需要掩膜
  8. 金属化，需要掩膜

自对准BJT工艺

高性能BJT结构
高性能BJT结构
自对准BJT工艺
自对准BJT工艺
  1. 特点：
    1. 利用多晶硅做发射极，提高了器件性能
    2. 埋层集电极
    3. 自对准多晶硅基极
    4. STI/LOCOS隔离
    5. 需要10~11层的Mask
    6. 器件密度不如CMOS，成本比CMOS高
  2. 主要用途：
    1. 射频器件，工作频率可以做到10~30GHz
    2. 大驱动能力的模拟器件
  3. 工艺
    1. P-硅衬底上制作埋层集电极
    2. n-Si外延层生长
    3. LOCOS隔离
    4. 生长一层薄的氧化层，有源区图形化
    5. 淀积P+多晶硅，然后在上面淀积一层LTO
    6. 刻蚀，暴露有源区
    7. 制作侧墙spacer（先LTO在回刻）
    8. 淀积n+多晶硅，图形化后作为发射极
    9. 热退火，将重掺杂的n多晶硅和p多晶硅中的杂质扩散到衬底中形成发射区与基区

BiCMOS工艺（BJT+CMOS）

  1. 最复杂的工艺技术，不是市场主流，制约该工艺的瓶颈是BJT
  2. 需要约15层的Mask来制作器件
  3. 集成了CMOS低功耗的特点与BJT高速的特点
  4. 随着CMOS器件尺寸逐步减小，BiCMOS工艺的优势越来越弱

Device Scaling要求

  1. 沟道表面有一定的势垒，减小漏电流
  2. 更好的栅控能力（比如使用Multi-gate工艺）
  3. 方案：
    1. 增加Cox（降低tox或者使用high-k介质材料）
    2. 浅结（降低源漏对沟道的影响，增加栅对沟道的影响）
    3. 增加沟道参杂
  4. 问题
    1. 沟道的载流子散射增加了，降低了迁移率
    2. 可靠性降低了，器件变小，电场增加了，更容易击穿，可以通过降低电压来维持稳定性
    3. 浅结带来的源漏的寄生电阻的增加

短沟道器件结构

短沟道器件结构
短沟道器件结构
  1. 为了抑制段沟道效应，采用了很多手段来优化栅极，源漏以及沟道的组成
    1. 栅极材料的选择
    2. 沟道掺杂表面浓度低，底下浓度高
    3. halo-implant来避免沟道底部的本体穿通（阻挡S/D对沟道的影响，通过大角度的围绕着沟道的离子注入）
    4. 浅的源漏延伸
      1. 浅结
      2. 掺杂浓度低
      3. 降低了S/D串联电阻
      4. LDD降低了耗尽区的电场强度，减少了热载流子影响，优化了源漏电场分布

倒退阱（Retro-grade Well）

  1. 一般的，沟道表面参杂浓度会更高，但是在倒退阱中，表面掺杂浓度低于沟道参杂浓度
  2. 这样会提高载流子迁移率，增加对闩锁效应和本体穿通的体抗力
  3. 制备手段
    1. 高能量的深离子注入
    2. epi-wafer上的外延生长

栅介质材料

  1. high-k介质材料通常使用的淀积工艺：ALD和MOCVD
  2. 通常high-k材料与Si的界面接触特性不好
  3. High-k与金属的兼容性不好
  4. High-k的热稳定性不好
  5. 要求high-k介质薄膜很薄

N+多晶硅栅与N+/P+多晶硅栅

  1. N+多晶硅栅
    1. 使用广泛，因为工艺简单
    2. 在淀积多晶硅栅的同时原位重掺杂P元素
    3. PMOSFETs需要阈值电压调节注入
    4. 问题（主要原因在于n+与n和n+与p的功函数差很大）：
      1. 大的漏电流
      2. 严重的本体穿通问题
  2. P+/N+多晶硅栅
    1. NMOS用N+多晶硅，PMOS用P+多晶硅
    2. 降低了漏电流和本体穿通的几率
    3. 对短沟道器件很有必要
    4. 源漏离子注入的同时可以进行多晶硅参杂，可以实现对称的沟道表面
    5. 问题
      1. 硼渗透问题，解决方法：多晶硅分层，SiO2中掺N

金属栅与High-k

  1. 多晶硅与high-k介质兼容性不好的原因：
    1. 多晶硅栅的电势降落导致EOT增大
    2. 多晶硅与high-k界面的不稳定性
  2. 双金属栅工艺
    1. 为了NMOS与PMOS的阈值电压对称，需要使用不同功函数的金属
    2. MOS晶体管自对准工艺需要改进，变成：Gate-last 工艺
  3. 金属栅工艺流程
    金属栅制备流程1
    金属栅制备流程1
    金属栅制备流程2
    金属栅制备流程2
    1. 标准的STI隔离，双阱和沟道的掺杂
    2. ALD一层high-k介质膜
    3. LPCVD多晶硅牺牲层，并在两侧形成侧墙
    4. 源漏掺杂，并未PMOS的源漏外延生长SiGe层（给Si沟道引入压应力，空穴迁移率增加）
      1. 用应力的方式增强沟道迁移率，提高驱动电流，降低漏电流
      2. SiGe外延属于异质外延，造成晶格错位
      3. 另外一种引入应力的方式是在NMOS外面包一层Si3N4，给沟道带来张应力，电子迁移率增加
    5. CVD淀积氧化层，接着CMP平坦化
    6. 将多晶硅牺牲层刻蚀掉
    7. 选择性淀积PMOS的第一层金属（与P-si有小的功函数差）
    8. 淀积NMOS的第一层金属（与N-si有小的功函数差）
    9. 填充Al，然后平坦化